JPH05114852A - 低雑音出力駆動回路 - Google Patents
低雑音出力駆動回路Info
- Publication number
- JPH05114852A JPH05114852A JP3274225A JP27422591A JPH05114852A JP H05114852 A JPH05114852 A JP H05114852A JP 3274225 A JP3274225 A JP 3274225A JP 27422591 A JP27422591 A JP 27422591A JP H05114852 A JPH05114852 A JP H05114852A
- Authority
- JP
- Japan
- Prior art keywords
- drive circuit
- circuit
- type mosfet
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000000275 quality assurance Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 低雑音の出力駆動回路を提供する。
【構成】 ゲート・ドレイン間を接続しスレッショルド
電圧分を降下させるＭＯＳＦＥＴを電源側に持った第１
の駆動回路と、通常のＣＭＯＳインバータ構成の第２の
駆動回路を用意し、まず第一の駆動回路、次に第２の駆
動回路が動作するように遅延制御回により制御する。こ
の構成によれば第１の駆動回路はスレッショルド電圧分
だけの電圧降下を残すので電源電位まで振り切れず、そ
の後、第２の駆動回路で電源電位に達する。この方法に
より出力変化時の過大な過渡電流を抑え、またオーバー
シュート、アンダーシュートをなくす。 【効果】 以上により過渡電流を小さくし、低雑音とな
る。また出力レベルを２段階にしていることから容量性
負荷の充放電による消費電力を低減する効果もある。
電圧分を降下させるＭＯＳＦＥＴを電源側に持った第１
の駆動回路と、通常のＣＭＯＳインバータ構成の第２の
駆動回路を用意し、まず第一の駆動回路、次に第２の駆
動回路が動作するように遅延制御回により制御する。こ
の構成によれば第１の駆動回路はスレッショルド電圧分
だけの電圧降下を残すので電源電位まで振り切れず、そ
の後、第２の駆動回路で電源電位に達する。この方法に
より出力変化時の過大な過渡電流を抑え、またオーバー
シュート、アンダーシュートをなくす。 【効果】 以上により過渡電流を小さくし、低雑音とな
る。また出力レベルを２段階にしていることから容量性
負荷の充放電による消費電力を低減する効果もある。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
出力駆動回路の低雑音化に関する。
出力駆動回路の低雑音化に関する。
【０００２】
【従来の技術】従来の絶縁ゲート電界効果型トランジス
タ（以下ＭＯＳＦＥＴと略す）を用いた相補型の出力駆
動回路は図４に示すように正極の電源端子＋ＶDDにＰ型
のＭＯＳＦＥＴのソース電極を接続し、負極の電源端子
−ＶSSにＮ型のＭＯＳＦＥＴのソース電極を接続し、前
記Ｐ型、Ｎ型のＭＯＳＦＥＴのそれぞれのドレイン電
極、及びゲート電極をそれぞれ互いに接続する構成とな
っていた。
タ（以下ＭＯＳＦＥＴと略す）を用いた相補型の出力駆
動回路は図４に示すように正極の電源端子＋ＶDDにＰ型
のＭＯＳＦＥＴのソース電極を接続し、負極の電源端子
−ＶSSにＮ型のＭＯＳＦＥＴのソース電極を接続し、前
記Ｐ型、Ｎ型のＭＯＳＦＥＴのそれぞれのドレイン電
極、及びゲート電極をそれぞれ互いに接続する構成とな
っていた。
【０００３】
【発明が解決しようとする課題】さて、前述した従来回
路では出力電位は図５に示すように＋ＶDDから−ＶSSま
での電源いっぱいに振れる、更には過渡的に電源電位を
越えて、オーバーシュート、アンダーシュートを引き起
こすので駆動能力を大きくするとともに出力電位が変化
する際の過渡電流による雑音が過大となって他の回路に
悪影響を与えるという問題点があった。
路では出力電位は図５に示すように＋ＶDDから−ＶSSま
での電源いっぱいに振れる、更には過渡的に電源電位を
越えて、オーバーシュート、アンダーシュートを引き起
こすので駆動能力を大きくするとともに出力電位が変化
する際の過渡電流による雑音が過大となって他の回路に
悪影響を与えるという問題点があった。
【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは出力電位が変化する
際の過渡電流による雑音発生の少ない出力駆動回路を提
供することにある。
るもので、その目的とするところは出力電位が変化する
際の過渡電流による雑音発生の少ない出力駆動回路を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の低雑音駆動回路
はａ）絶縁ゲート電界効果型トランジスタを用いた半導
体集積回路において、ｂ）正極の電源端子にソース電極
を接続し、かつゲート電極とドレイン電極を互いに接続
した第１のＰ型ＭＯＳＦＥＴと、ソース電極を前記第１
のＰ型ＭＯＳＦＥＴのドレイン電極に接続した第２のＰ
型ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続
し、かつゲート電極とドレイン電極を互いに接続した第
１のＮ型ＭＯＳＦＥＴと、ソース電極を前記第１のＮ型
ＭＯＳＦＥＴのドレイン電極に接続した第２のＮ型ＭＯ
ＳＦＥＴを具備し、かつ前記第２のＰ型ＭＯＳＦＥＴと
前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極を
接続して入力端子とし、またそれぞれのドレイン電極を
接続して出力端子とした第１の駆動回路と、ｃ）正極の
電源端子にソース電極を接続した第３のＰ型ＭＯＳＦＥ
Ｔと、負極の電源端子にソース電極を接続した第３のＮ
型ＭＯＳＦＥＴを具備し、かつ前記第３のＰ型ＭＯＳＦ
ＥＴと前記第３のＮ型ＭＯＳＦＥＴのそれぞれのドレイ
ン電極を互いに接続して出力端子とした第２の駆動回路
と、ｄ）遅延素子と信号制御素子からなる遅延制御回路
からなり、ｅ）前記第１の駆動回路の入力端子は前記遅
延制御回路の入力信号端子に接続され、前記遅延制御回
路の第１出力信号端子及び第２出力信号端子は前記第２
の駆動回路の第３のＰ型ＭＯＳＦＥＴ及び第３のＮ型Ｍ
ＯＳＦＥＴのゲート電極にそれぞれ接続され、前記第１
の駆動回路と第２の駆動回路の出力端子はそれぞれ互い
に接続されたことを特徴とする。
はａ）絶縁ゲート電界効果型トランジスタを用いた半導
体集積回路において、ｂ）正極の電源端子にソース電極
を接続し、かつゲート電極とドレイン電極を互いに接続
した第１のＰ型ＭＯＳＦＥＴと、ソース電極を前記第１
のＰ型ＭＯＳＦＥＴのドレイン電極に接続した第２のＰ
型ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続
し、かつゲート電極とドレイン電極を互いに接続した第
１のＮ型ＭＯＳＦＥＴと、ソース電極を前記第１のＮ型
ＭＯＳＦＥＴのドレイン電極に接続した第２のＮ型ＭＯ
ＳＦＥＴを具備し、かつ前記第２のＰ型ＭＯＳＦＥＴと
前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極を
接続して入力端子とし、またそれぞれのドレイン電極を
接続して出力端子とした第１の駆動回路と、ｃ）正極の
電源端子にソース電極を接続した第３のＰ型ＭＯＳＦＥ
Ｔと、負極の電源端子にソース電極を接続した第３のＮ
型ＭＯＳＦＥＴを具備し、かつ前記第３のＰ型ＭＯＳＦ
ＥＴと前記第３のＮ型ＭＯＳＦＥＴのそれぞれのドレイ
ン電極を互いに接続して出力端子とした第２の駆動回路
と、ｄ）遅延素子と信号制御素子からなる遅延制御回路
からなり、ｅ）前記第１の駆動回路の入力端子は前記遅
延制御回路の入力信号端子に接続され、前記遅延制御回
路の第１出力信号端子及び第２出力信号端子は前記第２
の駆動回路の第３のＰ型ＭＯＳＦＥＴ及び第３のＮ型Ｍ
ＯＳＦＥＴのゲート電極にそれぞれ接続され、前記第１
の駆動回路と第２の駆動回路の出力端子はそれぞれ互い
に接続されたことを特徴とする。
【０００６】
【作用】本発明の上記の構成によれば＋ＶDD側にＮ型Ｍ
ＯＳＦＥＴ、−ＶSS側にＰ型ＭＯＳＦＥＴを用いた第１
の駆動回路によって初め出力電位が変化するのでこの初
期の段階では出力電位が電源電位いっぱいに振りきれる
ことがなく、出力電位が変化する際の過渡電流を抑える
ことが出来、またオーバーシュートやアンダーシュート
もなく雑音の発生の少ない出力駆動回路となる。
ＯＳＦＥＴ、−ＶSS側にＰ型ＭＯＳＦＥＴを用いた第１
の駆動回路によって初め出力電位が変化するのでこの初
期の段階では出力電位が電源電位いっぱいに振りきれる
ことがなく、出力電位が変化する際の過渡電流を抑える
ことが出来、またオーバーシュートやアンダーシュート
もなく雑音の発生の少ない出力駆動回路となる。
【０００７】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。図１において破線１０で囲まれた回路が第１の駆
動回路であり、破線１１で囲まれた回路が第２の駆動回
路であり、破線１２で囲まれた回路が遅延制御回路であ
る。第１の駆動回路１０においてＰ型ＭＯＳＦＥＴ１５
のソース電極は正極の電源電極＋ＶDDに接続され、かつ
ゲート電極とドレイン電極は互いに接続されている。Ｐ
型ＭＯＳＦＥＴ１６のソース電極は前記Ｐ型ＭＯＳＦＥ
Ｔ１５のドレイン電極に接続されている。Ｎ型ＭＯＳＦ
ＥＴ１７のソース電極は負極の電源電極−ＶSSに接続さ
れ、かつゲート電極とドレイン電極は互いに接続されて
いる。Ｎ型ＭＯＳＦＥＴ１８のソース電極は前記Ｎ型Ｍ
ＯＳＦＥＴ１７のドレイン電極に接続されている。Ｐ型
ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のそれぞれの
ゲート電極は互いに接続され、かつ入力端子１３に接続
されており、またそれぞれのドレイン電極は互いに接続
され、かつ出力端子１４に接続されている。第２の駆動
回路１１においてＰ型ＭＯＳＦＥＴ１９のソース電極は
＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ２０のソース電極
は−ＶSSに接続され、Ｐ型ＭＯＳＦＥＴ１９とＮ型ＭＯ
ＳＦＥＴ１８のそれぞれのドレイン電極は互いに接続さ
れており、かつ出力端子１４に接続されている。遅延制
御回路１２は遅延素子の役目をする２個のインバータ回
路２３、２４とＯＲ回路２１とＡＮＤ回路２２によって
構成されている。入力端子１３はインバータ回路２３の
入力端子に接続され、インバータ回路２３の出力信号端
子はインバータ回路２４の入力信号端子に接続されてい
る。ＯＲ回路２１とＡＮＤ回路２２のそれぞれの第１ゲ
ートにインバータ回路２５の出力信号端子が接続され、
それぞれ第２ゲートに入力端子１３が接続されている。
ＯＲ回路２１の出力信号端子は第２の駆動回路１１の中
のＰ型ＭＯＳＦＥＴ１９のゲート電極に接続され、ＡＮ
Ｄ回路２２の出力信号端子は第２の駆動回路１１の中の
Ｎ型ＭＯＳＦＥＴ２０のゲート電極に接続されている。
ある。図１において破線１０で囲まれた回路が第１の駆
動回路であり、破線１１で囲まれた回路が第２の駆動回
路であり、破線１２で囲まれた回路が遅延制御回路であ
る。第１の駆動回路１０においてＰ型ＭＯＳＦＥＴ１５
のソース電極は正極の電源電極＋ＶDDに接続され、かつ
ゲート電極とドレイン電極は互いに接続されている。Ｐ
型ＭＯＳＦＥＴ１６のソース電極は前記Ｐ型ＭＯＳＦＥ
Ｔ１５のドレイン電極に接続されている。Ｎ型ＭＯＳＦ
ＥＴ１７のソース電極は負極の電源電極−ＶSSに接続さ
れ、かつゲート電極とドレイン電極は互いに接続されて
いる。Ｎ型ＭＯＳＦＥＴ１８のソース電極は前記Ｎ型Ｍ
ＯＳＦＥＴ１７のドレイン電極に接続されている。Ｐ型
ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のそれぞれの
ゲート電極は互いに接続され、かつ入力端子１３に接続
されており、またそれぞれのドレイン電極は互いに接続
され、かつ出力端子１４に接続されている。第２の駆動
回路１１においてＰ型ＭＯＳＦＥＴ１９のソース電極は
＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ２０のソース電極
は−ＶSSに接続され、Ｐ型ＭＯＳＦＥＴ１９とＮ型ＭＯ
ＳＦＥＴ１８のそれぞれのドレイン電極は互いに接続さ
れており、かつ出力端子１４に接続されている。遅延制
御回路１２は遅延素子の役目をする２個のインバータ回
路２３、２４とＯＲ回路２１とＡＮＤ回路２２によって
構成されている。入力端子１３はインバータ回路２３の
入力端子に接続され、インバータ回路２３の出力信号端
子はインバータ回路２４の入力信号端子に接続されてい
る。ＯＲ回路２１とＡＮＤ回路２２のそれぞれの第１ゲ
ートにインバータ回路２５の出力信号端子が接続され、
それぞれ第２ゲートに入力端子１３が接続されている。
ＯＲ回路２１の出力信号端子は第２の駆動回路１１の中
のＰ型ＭＯＳＦＥＴ１９のゲート電極に接続され、ＡＮ
Ｄ回路２２の出力信号端子は第２の駆動回路１１の中の
Ｎ型ＭＯＳＦＥＴ２０のゲート電極に接続されている。
【０００８】さて入力端子１３に低電位の信号が入ると
Ｎ型ＭＯＳＦＥＴ１８は直ちにオフ（ＯＦＦ）し、また
Ｎ型ＭＯＳＦＥＴ２０もＯＲ回路２２を通じて直ちにオ
フする。また第１の駆動回路１０の中のＰ型ＭＯＳＦＥ
Ｔ１６は直ちにオン（ＯＮ）する。しかし第２の駆動回
路１１の中のＰ型ＭＯＳＦＥＴ１９は入力端子１３の信
号が遅延素子の役目をするインバータ回路２３、２４を
経てＯＲ回路２１の出力が低電位となるまでにオンしな
い。Ｐ型ＭＯＳＦＥＴのスレッショルド電圧をＶTPとす
ればＰ型ＭＯＳＦＥＴ１５はゲート電極とドレイン電極
を互いに接続しているので、ドレイン電極の電位はソー
ス電極の電位ＶDDとの間で少なくともスレッショルド電
圧ＶTP分だけの電位差が残る。したがってＰ型ＭＯＳＦ
ＥＴ１６がオンした後、出力端子１４の電位が（ＶDD−
ＶTP）に達すると、もはやＰ型ＭＯＳＦＥＴ１５、１６
を通して＋ＶDDの電源から出力端子１４へ電流を流しこ
む能力は無くなる。一方、インバータ回路２３、２４を
経て遅れてきた信号がＯＲ回路２１を通して第２の駆動
回路１１の中のＰ型ＭＯＳＦＥＴ１９が次にオンし、出
力端子１４は＋ＶDDのレベルにまで達する。以上の様子
を描いたのが図２の立ち上がり時の波形である。また入
力端子１３に高電位の信号が入るとＰ型Ｍ０ＳＦＥＴ１
６は直ちにオフし、またＰ型ＭＯＳＦＥＴ１９もＯＲ回
路２１を通して直ちにオフする。また第１の駆動回路１
０の中のＮ型ＭＯＳＦＥＴは１８は直ちにオンするが第
２の駆動回路１１の中のＮ型ＭＯＳＦＥＴ２０は入力端
子１３の信号が遅延素子の役目をするインバータ回路２
３、２４を経てＡＮＤ回路２２の出力が高電位となるま
ではオンしない。Ｎ型ＭＯＳＦＥＴのスレッショルド電
圧をＶTNとすればＮ型ＭＯＳＦＥＴ１７はゲート電極と
ドレイン電極を互いに接続しているのでドレイン電極の
電位はソース電極の電位０（−ＶSS）との間で少なくと
もスレッショルド電圧ＶTN分だけの電位差が残る。した
がってＮ型ＭＯＳＦＥＴ１８がオンした後、出力端子１
４の電位がＶTNに達すると、もはやＮ型ＭＯＳＦＥＴ１
７、１８を通して０（−ＶSS）の電源から出力端子１４
へ電流を流しこむ能力は無くなる。一方、インバータ回
路２３、２４を経て遅れてきた信号がＡＮＤ回路２２を
通して第２の駆動回路１１の中のＮ型ＭＯＳＦＥＴ２０
が次にオンし、出力端子１４は−ＶSSの０レベルにまで
達する。以上の様子を描いたものが図２の立ち下がり時
の波形である。
Ｎ型ＭＯＳＦＥＴ１８は直ちにオフ（ＯＦＦ）し、また
Ｎ型ＭＯＳＦＥＴ２０もＯＲ回路２２を通じて直ちにオ
フする。また第１の駆動回路１０の中のＰ型ＭＯＳＦＥ
Ｔ１６は直ちにオン（ＯＮ）する。しかし第２の駆動回
路１１の中のＰ型ＭＯＳＦＥＴ１９は入力端子１３の信
号が遅延素子の役目をするインバータ回路２３、２４を
経てＯＲ回路２１の出力が低電位となるまでにオンしな
い。Ｐ型ＭＯＳＦＥＴのスレッショルド電圧をＶTPとす
ればＰ型ＭＯＳＦＥＴ１５はゲート電極とドレイン電極
を互いに接続しているので、ドレイン電極の電位はソー
ス電極の電位ＶDDとの間で少なくともスレッショルド電
圧ＶTP分だけの電位差が残る。したがってＰ型ＭＯＳＦ
ＥＴ１６がオンした後、出力端子１４の電位が（ＶDD−
ＶTP）に達すると、もはやＰ型ＭＯＳＦＥＴ１５、１６
を通して＋ＶDDの電源から出力端子１４へ電流を流しこ
む能力は無くなる。一方、インバータ回路２３、２４を
経て遅れてきた信号がＯＲ回路２１を通して第２の駆動
回路１１の中のＰ型ＭＯＳＦＥＴ１９が次にオンし、出
力端子１４は＋ＶDDのレベルにまで達する。以上の様子
を描いたのが図２の立ち上がり時の波形である。また入
力端子１３に高電位の信号が入るとＰ型Ｍ０ＳＦＥＴ１
６は直ちにオフし、またＰ型ＭＯＳＦＥＴ１９もＯＲ回
路２１を通して直ちにオフする。また第１の駆動回路１
０の中のＮ型ＭＯＳＦＥＴは１８は直ちにオンするが第
２の駆動回路１１の中のＮ型ＭＯＳＦＥＴ２０は入力端
子１３の信号が遅延素子の役目をするインバータ回路２
３、２４を経てＡＮＤ回路２２の出力が高電位となるま
ではオンしない。Ｎ型ＭＯＳＦＥＴのスレッショルド電
圧をＶTNとすればＮ型ＭＯＳＦＥＴ１７はゲート電極と
ドレイン電極を互いに接続しているのでドレイン電極の
電位はソース電極の電位０（−ＶSS）との間で少なくと
もスレッショルド電圧ＶTN分だけの電位差が残る。した
がってＮ型ＭＯＳＦＥＴ１８がオンした後、出力端子１
４の電位がＶTNに達すると、もはやＮ型ＭＯＳＦＥＴ１
７、１８を通して０（−ＶSS）の電源から出力端子１４
へ電流を流しこむ能力は無くなる。一方、インバータ回
路２３、２４を経て遅れてきた信号がＡＮＤ回路２２を
通して第２の駆動回路１１の中のＮ型ＭＯＳＦＥＴ２０
が次にオンし、出力端子１４は−ＶSSの０レベルにまで
達する。以上の様子を描いたものが図２の立ち下がり時
の波形である。
【０００９】以上、立ち上がりの場合は第１の駆動回路
のよって、まず（ＶDD−ＶTP）まで出力電位が上昇した
後、第２の駆動回路によって＋ＶDDに達し、立ち下がり
の場合は第１の駆動回路によってまずＶTNまで出力電位
が低下した後、第２の駆動回路によって−ＶSS（０電
位）に達する動作をする。したがって最終的には出力端
子の電位は電源の間を振り切れるのであるが出力変化の
初期の段階では第１の駆動回路のみが動作し、電源電圧
間より狭い間しか変化しないので過渡電流も低く抑えら
れ、オーバーシュートやアンダーシュートも起こらず、
低雑音の出力駆動回路となっていることがわかる。
のよって、まず（ＶDD−ＶTP）まで出力電位が上昇した
後、第２の駆動回路によって＋ＶDDに達し、立ち下がり
の場合は第１の駆動回路によってまずＶTNまで出力電位
が低下した後、第２の駆動回路によって−ＶSS（０電
位）に達する動作をする。したがって最終的には出力端
子の電位は電源の間を振り切れるのであるが出力変化の
初期の段階では第１の駆動回路のみが動作し、電源電圧
間より狭い間しか変化しないので過渡電流も低く抑えら
れ、オーバーシュートやアンダーシュートも起こらず、
低雑音の出力駆動回路となっていることがわかる。
【００１０】なお、次に出力端子に静電容量性の負荷が
ついた場合の充放電による消費電力について説明する。
出力信号の周波数をｆ、電源電圧をＶDD、負荷の静電容
量をＣLとすれば図４の様な従来の回路の様に直接、電
源電圧ＶDD間で充放電を繰り返すと、その時の消費電力
ＰOは Ｐ0＝ｆ・ＣL・ＶDD2 （１０１） となる。一方、本発明の第１の実施例である図１の回路
の様に立ち上がり時は、まず出力端子を（ＶDD−ＶTP）
として、次にＶDDとし、立ち下がり時は、まずＶTNとし
て次に０とする場合において簡単の為、ＶTH＝ＶTP＝Ｖ
TNとすれば消費電力は 第１段階で ｆ・ＣL・（ＶDD−ＶTH）2 第２段階で ｆ・ＣL・ＶTH2 となるので、トータルの消費電力ＰNは ＰN＝ｆ・ＣL・（ＶDD−ＶTH）2＋ｆ・ＣL・ＶTH2 （１０２） となる。したがって従来の方式の消費電力Ｐ0と本発明
の方式の消費電流ＰNとの差△Ｐは（１０１）式と（１
０２）式より △Ｐ＝Ｐ0−ＰN＝ｆ・ＣL・２（ＶDD−ＶTH）ＶTH （１０３） となる。通常は ＶDD＞ＶTH，ＶTH＞０であるので△Ｐ
＞０ つまり Ｐ0＞ＰN ・・・（１０４） となる。したがって（１０４）式より、本発明の回路方
式は従来の回路方式より静電容量性負荷の充放電の消費
電力を低減していることがわかる。
ついた場合の充放電による消費電力について説明する。
出力信号の周波数をｆ、電源電圧をＶDD、負荷の静電容
量をＣLとすれば図４の様な従来の回路の様に直接、電
源電圧ＶDD間で充放電を繰り返すと、その時の消費電力
ＰOは Ｐ0＝ｆ・ＣL・ＶDD2 （１０１） となる。一方、本発明の第１の実施例である図１の回路
の様に立ち上がり時は、まず出力端子を（ＶDD−ＶTP）
として、次にＶDDとし、立ち下がり時は、まずＶTNとし
て次に０とする場合において簡単の為、ＶTH＝ＶTP＝Ｖ
TNとすれば消費電力は 第１段階で ｆ・ＣL・（ＶDD−ＶTH）2 第２段階で ｆ・ＣL・ＶTH2 となるので、トータルの消費電力ＰNは ＰN＝ｆ・ＣL・（ＶDD−ＶTH）2＋ｆ・ＣL・ＶTH2 （１０２） となる。したがって従来の方式の消費電力Ｐ0と本発明
の方式の消費電流ＰNとの差△Ｐは（１０１）式と（１
０２）式より △Ｐ＝Ｐ0−ＰN＝ｆ・ＣL・２（ＶDD−ＶTH）ＶTH （１０３） となる。通常は ＶDD＞ＶTH，ＶTH＞０であるので△Ｐ
＞０ つまり Ｐ0＞ＰN ・・・（１０４） となる。したがって（１０４）式より、本発明の回路方
式は従来の回路方式より静電容量性負荷の充放電の消費
電力を低減していることがわかる。
【００１１】以上、図１の回路で本発明の一実施例を説
明したが、図１の回路のみに本発明は限らない。例えば
インバータ回路２３、２４は遅延素子の役目をしている
ので抵抗でも良く、またインバータ回路の個数も偶数個
であれば何個でも同様の役目をする。
明したが、図１の回路のみに本発明は限らない。例えば
インバータ回路２３、２４は遅延素子の役目をしている
ので抵抗でも良く、またインバータ回路の個数も偶数個
であれば何個でも同様の役目をする。
【００１２】また第２の駆動回路１１を制御する遅延制
御回路１２の中のＯＲ回路２１、またＡＮＤ回路２２も
遅延素子の役目のインバータ回路の段数を奇数個にした
場合や、第２の駆動回路の中にＭＯＳＦＥＴ１７、１８
等を駆動するインバータ回路を設けた場合には、それに
応じた論理回路に変更することになる。
御回路１２の中のＯＲ回路２１、またＡＮＤ回路２２も
遅延素子の役目のインバータ回路の段数を奇数個にした
場合や、第２の駆動回路の中にＭＯＳＦＥＴ１７、１８
等を駆動するインバータ回路を設けた場合には、それに
応じた論理回路に変更することになる。
【００１３】また第１、第２の駆動回路の各ＭＯＳＦＥ
Ｔの駆動能力や遅延制御回路１２の中の遅延素子の遅延
時間は本発明の低雑音出力駆動回路としての駆動能力や
スルーレートや許容雑音限度に応じ最適値に調整するこ
とになる。
Ｔの駆動能力や遅延制御回路１２の中の遅延素子の遅延
時間は本発明の低雑音出力駆動回路としての駆動能力や
スルーレートや許容雑音限度に応じ最適値に調整するこ
とになる。
【００１４】また図３は出力電位の供給の仕方を３段階
に拡張したもので、立ち上がり時において第１段階は
（ＶDD−２ＶTP）とし、第２段階で（ＶDD−ＶTP）、第
３段階でＶDDとしている。また立ち下がり時は第１段階
で２ＶTN、第２段階でＶTN、第３段階で０とし、更に低
雑音、低消費電力化を図るように駆動回路を３組用意
し、かつそれに応じて遅延制御回路が変更されている。
同様に４段階以上の回路も構成できる。
に拡張したもので、立ち上がり時において第１段階は
（ＶDD−２ＶTP）とし、第２段階で（ＶDD−ＶTP）、第
３段階でＶDDとしている。また立ち下がり時は第１段階
で２ＶTN、第２段階でＶTN、第３段階で０とし、更に低
雑音、低消費電力化を図るように駆動回路を３組用意
し、かつそれに応じて遅延制御回路が変更されている。
同様に４段階以上の回路も構成できる。
【００１５】また以上の例は＋ＶDD側も、−ＶSS側も雑
音が出ないように構成したものを示したが、どちらか側
の雑音は問題にならない場合には片側のみ対策した回路
であっても良い。
音が出ないように構成したものを示したが、どちらか側
の雑音は問題にならない場合には片側のみ対策した回路
であっても良い。
【００１６】
【発明の効果】以上述べたように本発明によれば出力電
位が切り替わる際に電源電圧まで振り切れることのない
第１の駆動回路がまず動作し、その後、第２の駆動回路
によって電源電位に出力電位が達するという２段階の動
作をするので過渡電流も低く抑えられ、オーバーシュー
トやアンダーシュートも起こらないので高駆動能力を持
ちながら低雑音の出力駆動回路を提供するという効果が
ある。
位が切り替わる際に電源電圧まで振り切れることのない
第１の駆動回路がまず動作し、その後、第２の駆動回路
によって電源電位に出力電位が達するという２段階の動
作をするので過渡電流も低く抑えられ、オーバーシュー
トやアンダーシュートも起こらないので高駆動能力を持
ちながら低雑音の出力駆動回路を提供するという効果が
ある。
【００１７】また出力レベルが異なる第１の駆動回路と
第２の駆動回路によって２段階で負荷を充放電すること
になるので充放電電力を減らすという効果がある。
第２の駆動回路によって２段階で負荷を充放電すること
になるので充放電電力を減らすという効果がある。
【００１８】また消費電力が減るので発熱を抑えられ、
かつ電気特性の変化の防止や、品質保証の向上が期待で
きるという効果がある。
かつ電気特性の変化の防止や、品質保証の向上が期待で
きるという効果がある。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１の回路の動作を示す出力波形図。
【図３】本発明の第２の実施例を示す回路図。
【図４】従来の出力駆動回路の回路図。
【図５】図４の回路の動作を示す出力波形図。
１０・・・第１の駆動回路 １１・・・第２の駆動回路 １２・・・遅延制御回路 １３・・・入力端子 １４・・・出力端子 １５、１６、１９・・・Ｐ型ＭＯＳＦＥＴ １７、１８、２０・・・Ｎ型ＭＯＳＦＥＴ ２３、２４・・・インバータ回路 ２１・・・ＯＲ回路 ２２・・・ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ
Claims (1)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路に
おいて、 ｂ）正極の電源端子にソース電極を接続し、かつゲート
電極とドレイン電極を互いに接続した第１のＰ型ＭＯＳ
ＦＥＴと、ソース電極を前記第１のＰ型ＭＯＳＦＥＴの
ドレイン電極に接続した第２のＰ型ＭＯＳＦＥＴと、負
極の電源端子にソース電極を接続し、かつゲート電極と
ドレイン電極を互いに接続した第１のＮ型ＭＯＳＦＥＴ
と、ソース電極を前記第１のＮ型ＭＯＳＦＥＴのドレイ
ン電極に接続した第２のＮ型ＭＯＳＦＥＴを具備し、か
つ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳ
ＦＥＴのそれぞれのゲート電極を接続して入力端子と
し、またそれぞれのドレイン電極を接続して出力端子と
した第１の駆動回路と、 ｃ）正極の電源端子にソース電極を接続した第３のＰ型
ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続し
た第３のＮ型ＭＯＳＦＥＴを具備し、かつ前記第３のＰ
型ＭＯＳＦＥＴと前記第３のＮ型ＭＯＳＦＥＴのそれぞ
れのドレイン電極を互いに接続して出力端子とした第２
の駆動回路と、 ｄ）遅延素子と信号制御素子からなる遅延制御回路から
なり、 ｅ）前記第１の駆動回路の入力端子は前記遅延制御回路
の入力信号端子に接続され、前記遅延制御回路の第１出
力信号端子及び第２出力信号端子は前記第２の駆動回路
の第３のＰ型ＭＯＳＦＥＴ及び第３のＮ型ＭＯＳＦＥＴ
のゲート電極にそれぞれ接続され、前記第１の駆動回路
と第２の駆動回路の出力端子はそれぞれ互いに接続され
たことを特徴とする低雑音出力駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27422591A JP3271269B2 (ja) | 1991-10-22 | 1991-10-22 | 出力駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27422591A JP3271269B2 (ja) | 1991-10-22 | 1991-10-22 | 出力駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114852A true JPH05114852A (ja) | 1993-05-07 |
| JP3271269B2 JP3271269B2 (ja) | 2002-04-02 |
Family
ID=17538766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27422591A Expired - Fee Related JP3271269B2 (ja) | 1991-10-22 | 1991-10-22 | 出力駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271269B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225844B1 (en) | 1998-04-20 | 2001-05-01 | Nec Corporation | Output buffer circuit that can be stably operated at low slew rate |
| JP2019134622A (ja) * | 2018-02-01 | 2019-08-08 | ローム株式会社 | ドライバ回路及びスイッチングレギュレータ |
-
1991
- 1991-10-22 JP JP27422591A patent/JP3271269B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225844B1 (en) | 1998-04-20 | 2001-05-01 | Nec Corporation | Output buffer circuit that can be stably operated at low slew rate |
| JP2019134622A (ja) * | 2018-02-01 | 2019-08-08 | ローム株式会社 | ドライバ回路及びスイッチングレギュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3271269B2 (ja) | 2002-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996301B2 (ja) | 負荷及び時間適応電流供給ドライブ回路 | |
| JPH0720060B2 (ja) | 出力回路装置 | |
| US6670841B2 (en) | Level shifting circuit | |
| JPH0531965B2 (ja) | ||
| US5151620A (en) | CMOS input buffer with low power consumption | |
| US6696858B2 (en) | Level-shifting circuit | |
| JPH0158896B2 (ja) | ||
| US5057720A (en) | Output buffering H-bridge circuit | |
| US4920287A (en) | Output buffer having reduced electric field degradation | |
| US20020109477A1 (en) | Inductive load driving circuit | |
| KR900000487B1 (ko) | 논리 게이트 회로 | |
| US6236195B1 (en) | Voltage variation correction circuit | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| JPH06152374A (ja) | 出力回路 | |
| CN120691868A (zh) | 上电复位电路以及芯片 | |
| JPH05114852A (ja) | 低雑音出力駆動回路 | |
| JPH05114853A (ja) | 低雑音出力駆動回路 | |
| EP0328168A1 (en) | Push-pull output circuit which is free from hot carrier stress | |
| US5751167A (en) | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances | |
| JPH05114851A (ja) | 低雑音出力駆動回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JPH05235737A (ja) | 高電圧出力回路 | |
| JP2531834B2 (ja) | 低インピ―ダンス出力回路 | |
| JPH0353715A (ja) | 出力バッファ回路 | |
| JPH0529914A (ja) | 出力バツフア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |