JPH05114853A - 低雑音出力駆動回路 - Google Patents
低雑音出力駆動回路Info
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- JPH05114853A JPH05114853A JP3274226A JP27422691A JPH05114853A JP H05114853 A JPH05114853 A JP H05114853A JP 3274226 A JP3274226 A JP 3274226A JP 27422691 A JP27422691 A JP 27422691A JP H05114853 A JPH05114853 A JP H05114853A
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- 238000000275 quality assurance Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 低雑音の出力駆動回路を提供する。
【構成】 電圧を降下させる手段と、その両端をショー
トして電圧降下をなくす手段を持ったソース電位供給回
路を通常のＣＭＯＳインバータ構成の駆動回路の電源側
に持たせ、最初は電圧降下分を持つように、次にそれを
０にするように制御する。この構成によれば、駆動回路
は最初は電圧降下分を含むので電源電位まで振り切れ
ず、次に電圧降下が０となり電源電位までに達する。こ
の方法により出力変化時の過大な過渡電流を抑え、また
オーバーシュート、アンダーシュートをなくす。 【効果】 以上により過渡電流を小さくし、低雑音とな
る。また出力レベルを２段階にしていることから容量性
負荷の充放電による消費電力を低減する効果もある。
トして電圧降下をなくす手段を持ったソース電位供給回
路を通常のＣＭＯＳインバータ構成の駆動回路の電源側
に持たせ、最初は電圧降下分を持つように、次にそれを
０にするように制御する。この構成によれば、駆動回路
は最初は電圧降下分を含むので電源電位まで振り切れ
ず、次に電圧降下が０となり電源電位までに達する。こ
の方法により出力変化時の過大な過渡電流を抑え、また
オーバーシュート、アンダーシュートをなくす。 【効果】 以上により過渡電流を小さくし、低雑音とな
る。また出力レベルを２段階にしていることから容量性
負荷の充放電による消費電力を低減する効果もある。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
出力駆動回路の低雑音化に関する。
出力駆動回路の低雑音化に関する。
【０００２】
【従来の技術】従来の絶縁ゲート電界効果型トランジス
タ（以下ＭＯＳＦＥＴと略す）を用いた相補型の出力駆
動回路は図３に示すように正極の電源端子＋ＶDDにＰ型
のＭＯＳＦＥＴのソース電極を接続し、負極の電源端子
−ＶSSにＮ型のＭＯＳＦＥＴのソース電極を接続し、前
記Ｐ型、Ｎ型のＭＯＳＦＥＴのそれぞれのドレイン電
極、及びゲート電極をそれぞれ互いに接続する構成とな
っていた。
タ（以下ＭＯＳＦＥＴと略す）を用いた相補型の出力駆
動回路は図３に示すように正極の電源端子＋ＶDDにＰ型
のＭＯＳＦＥＴのソース電極を接続し、負極の電源端子
−ＶSSにＮ型のＭＯＳＦＥＴのソース電極を接続し、前
記Ｐ型、Ｎ型のＭＯＳＦＥＴのそれぞれのドレイン電
極、及びゲート電極をそれぞれ互いに接続する構成とな
っていた。
【０００３】
【発明が解決しようとする課題】さて、前述した従来回
路では出力電位は図４に示すように＋ＶDDから−ＶSSま
での電源いっぱいに振れる、更には過渡的に電源電位を
越えて、オーバーシュート、アンダーシュートを引き起
こすので駆動能力を大きくするとともに出力電位が変化
する際の過渡電流による雑音が過大となって他の回路に
悪影響を与えるという問題点があった。
路では出力電位は図４に示すように＋ＶDDから−ＶSSま
での電源いっぱいに振れる、更には過渡的に電源電位を
越えて、オーバーシュート、アンダーシュートを引き起
こすので駆動能力を大きくするとともに出力電位が変化
する際の過渡電流による雑音が過大となって他の回路に
悪影響を与えるという問題点があった。
【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは出力電位が変化する
際の過渡電流による雑音発生の少ない出力駆動回路を提
供することにある。
るもので、その目的とするところは出力電位が変化する
際の過渡電流による雑音発生の少ない出力駆動回路を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の低雑音駆動回路
はａ）絶縁ゲート電界効果型トランジスタを用いた半導
体集積回路において、ｂ）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯ
ＳＦＥＴからなる駆動回路と、ｃ）前記駆動回路の中の
Ｐ型ＭＯＳＦＥＴのソース電位を制御する正極ソース電
位供給回路と、ｄ）前記駆動回路の中のＮ型ＭＯＳＦＥ
Ｔのソース電位を制御する負極ソース電位供給回路と、
ｅ）遅延回路からなり、ｆ）入力端子は前記駆動回路と
前記遅延回路のそれぞれの入力信号端子に接続され、前
記遅延回路の出力信号端子は前記正極ソース電位供給回
路と前記負極ソース電位供給回路のそれぞれの制御信号
端子に接続されていることを特徴とする。
はａ）絶縁ゲート電界効果型トランジスタを用いた半導
体集積回路において、ｂ）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯ
ＳＦＥＴからなる駆動回路と、ｃ）前記駆動回路の中の
Ｐ型ＭＯＳＦＥＴのソース電位を制御する正極ソース電
位供給回路と、ｄ）前記駆動回路の中のＮ型ＭＯＳＦＥ
Ｔのソース電位を制御する負極ソース電位供給回路と、
ｅ）遅延回路からなり、ｆ）入力端子は前記駆動回路と
前記遅延回路のそれぞれの入力信号端子に接続され、前
記遅延回路の出力信号端子は前記正極ソース電位供給回
路と前記負極ソース電位供給回路のそれぞれの制御信号
端子に接続されていることを特徴とする。
【０００６】
【作用】本発明の上記の構成によれば、駆動回路の出力
電位は切り替え時の最初の段階においては電源電位いっ
ぱいに振り切れることがなく、次の段階で電源電位に到
達するので、出力電位が変化する際の過大な過渡電流を
抑えることが出来、またオーバーシュートやアンダーシ
ュートもなく雑音の発生の少ない出力駆動回路となる。
電位は切り替え時の最初の段階においては電源電位いっ
ぱいに振り切れることがなく、次の段階で電源電位に到
達するので、出力電位が変化する際の過大な過渡電流を
抑えることが出来、またオーバーシュートやアンダーシ
ュートもなく雑音の発生の少ない出力駆動回路となる。
【０００７】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。図１において破線１０で囲まれた回路が駆動回路
であり、破線１１で囲まれた回路が正極ソース電位供給
回路であり、破線１２で囲まれた回路が負極ソース電位
供給回路であり、破線１３で囲まれた回路が遅延回路で
ある。駆動回路１０においてＰ型ＭＯＳＦＥＴ１６とＮ
型ＭＯＳＦＥＴ１９のゲート電極は互いに接続され、か
つ入力端子１４に接続されている。またドレイン電極も
互いに接続され、かつ出力端子１５に接続されている。
正極ソース電位供給回路１１はＰ型ＭＯＳＦＥＴ１７と
１８から構成されている。Ｐ型ＭＯＳＦＥＴ１７と１８
のそれぞれのソース電極は共に正極の電源電極＋ＶDDに
接続され、またそれぞれのドレイン電極は互いに接続さ
れ、かつ前記駆動回路１０の中のＰ型ＭＯＳＦＥＴ１６
のソース電極に接続されている。またＰ型ＭＯＳＦＥＴ
１７のゲート電極はドレイン電極に接続されていて、ソ
ース電極とドレイン電極の間にスレッショルド電圧ＶTP
を発生させる構成となっている。Ｐ型ＭＯＳＦＥＴ１８
はゲート電極の信号が低電位か高電位かによってオン
（ＯＮ）、オフ（ＯＦＦ）するスイッチの役目をしてい
る。負極ソース電位供給回路１２はＮ型ＭＯＳＦＥＴ２
０と２１から構成されている。Ｎ型ＭＯＳＦＥＴ２０と
２１のそれぞれのソース電極は共に負極の電源電極−Ｖ
SSに接続され、またそれぞれのドレイン電極は互いに接
続され、かつ前記駆動回路１０の中のＮ型ＭＯＳＦＥＴ
１９のソース電極に接続されている。またＮ型ＭＯＳＦ
ＥＴ２０のゲート電極はドレイン電極に接続されてい
て、ソース電極とドレイン電極の間にスレッショルド電
圧ＶTNを発生させる構成となっている。Ｎ型ＭＯＳＦＥ
Ｔ２１はゲート電極の信号が高電位か低電位かによって
オン、オフするスイッチの役目をしている。遅延回路１
３はインバータ回路２２と２３から構成されている。入
力端子１４の信号はインバータ回路２２の入力信号端子
に接続され、インバータ回路２２の出力信号端子はイン
バータ回路２３の出力信号端子は前記Ｐ型ＭＯＳＦＥＴ
１８と前記Ｎ型ＭＯＳＦＥＴ２１のそれぞれのゲート電
極に接続されている。
ある。図１において破線１０で囲まれた回路が駆動回路
であり、破線１１で囲まれた回路が正極ソース電位供給
回路であり、破線１２で囲まれた回路が負極ソース電位
供給回路であり、破線１３で囲まれた回路が遅延回路で
ある。駆動回路１０においてＰ型ＭＯＳＦＥＴ１６とＮ
型ＭＯＳＦＥＴ１９のゲート電極は互いに接続され、か
つ入力端子１４に接続されている。またドレイン電極も
互いに接続され、かつ出力端子１５に接続されている。
正極ソース電位供給回路１１はＰ型ＭＯＳＦＥＴ１７と
１８から構成されている。Ｐ型ＭＯＳＦＥＴ１７と１８
のそれぞれのソース電極は共に正極の電源電極＋ＶDDに
接続され、またそれぞれのドレイン電極は互いに接続さ
れ、かつ前記駆動回路１０の中のＰ型ＭＯＳＦＥＴ１６
のソース電極に接続されている。またＰ型ＭＯＳＦＥＴ
１７のゲート電極はドレイン電極に接続されていて、ソ
ース電極とドレイン電極の間にスレッショルド電圧ＶTP
を発生させる構成となっている。Ｐ型ＭＯＳＦＥＴ１８
はゲート電極の信号が低電位か高電位かによってオン
（ＯＮ）、オフ（ＯＦＦ）するスイッチの役目をしてい
る。負極ソース電位供給回路１２はＮ型ＭＯＳＦＥＴ２
０と２１から構成されている。Ｎ型ＭＯＳＦＥＴ２０と
２１のそれぞれのソース電極は共に負極の電源電極−Ｖ
SSに接続され、またそれぞれのドレイン電極は互いに接
続され、かつ前記駆動回路１０の中のＮ型ＭＯＳＦＥＴ
１９のソース電極に接続されている。またＮ型ＭＯＳＦ
ＥＴ２０のゲート電極はドレイン電極に接続されてい
て、ソース電極とドレイン電極の間にスレッショルド電
圧ＶTNを発生させる構成となっている。Ｎ型ＭＯＳＦＥ
Ｔ２１はゲート電極の信号が高電位か低電位かによって
オン、オフするスイッチの役目をしている。遅延回路１
３はインバータ回路２２と２３から構成されている。入
力端子１４の信号はインバータ回路２２の入力信号端子
に接続され、インバータ回路２２の出力信号端子はイン
バータ回路２３の出力信号端子は前記Ｐ型ＭＯＳＦＥＴ
１８と前記Ｎ型ＭＯＳＦＥＴ２１のそれぞれのゲート電
極に接続されている。
【０００８】さて入力端子１４に低電位の信号が入ると
Ｎ型ＭＯＳＦＥＴ１９は直ちにオフし、Ｐ型ＭＯＳＦＥ
Ｔ１６は直ちにオンする。しかしこの時Ｐ型ＭＯＳＦＥ
Ｔ１８は遅延回路１３の為にオフしているので出力端子
１５にはＰ型ＭＯＳＦＥＴ１７と１６を通して電流を供
給することになり、Ｐ型ＭＯＳＦＥＴ１７のソース・ド
レイン間の電差ＶTPのために出力端子１５の電位レベル
は（ＶDD−ＶTP）までしか上がらない。その後、遅延回
路１３を通してＰ型ＭＯＳＦＥＴ１８のゲート電極が低
電位となるとＰ型ＭＯＳＦＥＴ１８はオンして、出力端
子１５の電位レベルはＶDDまで達する。以上の様子を描
いたものが図２の立ち上がり時の波形である。
Ｎ型ＭＯＳＦＥＴ１９は直ちにオフし、Ｐ型ＭＯＳＦＥ
Ｔ１６は直ちにオンする。しかしこの時Ｐ型ＭＯＳＦＥ
Ｔ１８は遅延回路１３の為にオフしているので出力端子
１５にはＰ型ＭＯＳＦＥＴ１７と１６を通して電流を供
給することになり、Ｐ型ＭＯＳＦＥＴ１７のソース・ド
レイン間の電差ＶTPのために出力端子１５の電位レベル
は（ＶDD−ＶTP）までしか上がらない。その後、遅延回
路１３を通してＰ型ＭＯＳＦＥＴ１８のゲート電極が低
電位となるとＰ型ＭＯＳＦＥＴ１８はオンして、出力端
子１５の電位レベルはＶDDまで達する。以上の様子を描
いたものが図２の立ち上がり時の波形である。
【０００９】また入力端子１４に高電位の信号が入ると
Ｐ型ＭＯＳＦＥＴ１６は直ちにオフし、Ｎ型ＭＯＳＦＥ
Ｔ１９は直ちにオンする。しかしこの時はＮ型ＭＯＳＦ
ＥＴ２１は遅延回路１３の為にオフしているので出力端
子１５にはＮ型ＭＯＳＦＥＴ２０と１９を通して電流を
供給することになり、Ｍ型ＭＯＳＦＥＴ２０のソース・
ドレイン間の電位差ＶTNの為に出力端子１５の電位レベ
ルはＶTNまでしか下がらない。その後、遅延回路１３を
通してＮ型ＭＯＳＦＥＴ２１のゲート電極が高電位とな
るＮ型ＭＯＳＦＥＴ２１はオンして、出力端子１５の電
位レベルは０電位まで達する。以上の様子を描いたのが
図２の立ち下がり時の波形である。
Ｐ型ＭＯＳＦＥＴ１６は直ちにオフし、Ｎ型ＭＯＳＦＥ
Ｔ１９は直ちにオンする。しかしこの時はＮ型ＭＯＳＦ
ＥＴ２１は遅延回路１３の為にオフしているので出力端
子１５にはＮ型ＭＯＳＦＥＴ２０と１９を通して電流を
供給することになり、Ｍ型ＭＯＳＦＥＴ２０のソース・
ドレイン間の電位差ＶTNの為に出力端子１５の電位レベ
ルはＶTNまでしか下がらない。その後、遅延回路１３を
通してＮ型ＭＯＳＦＥＴ２１のゲート電極が高電位とな
るＮ型ＭＯＳＦＥＴ２１はオンして、出力端子１５の電
位レベルは０電位まで達する。以上の様子を描いたのが
図２の立ち下がり時の波形である。
【００１０】以上、立ち上がりの場合はまず（ＶDD−Ｖ
TP）まで出力電位が上昇した後、少したってからＶDDに
達し、立ち下がりの場合はまずＶTNまで出力電位が下降
した後、少したってから０電位に達する動作をする。し
たがって出力電位が変化する際に過渡電流も低く抑えら
れ、オーバーシュートやアンダーシュートも起こらず低
雑音の出力駆動回路となっていることがわかる。
TP）まで出力電位が上昇した後、少したってからＶDDに
達し、立ち下がりの場合はまずＶTNまで出力電位が下降
した後、少したってから０電位に達する動作をする。し
たがって出力電位が変化する際に過渡電流も低く抑えら
れ、オーバーシュートやアンダーシュートも起こらず低
雑音の出力駆動回路となっていることがわかる。
【００１１】なお、次に出力端子に静電容量性の負荷が
ついた場合の充放電による消費電力について説明する。
出力信号の周波数をｆ、電源電圧をＶDD、負荷の静電容
量をＣLとすれば図３の様な従来の回路の様に直接、電
源電圧ＶDD間で充放電を繰り返すと、その時消費電力Ｐ
Oは ＰO＝ｆ・ＣL・ＶDD2 （１０１） となる。一方、本発明の第１の実施例である図１の回路
の様に立ち上がり時は、まず出力端子を（ＶDD−ＶTP）
として、次にＶDDとし、立ち下がり時は、まずＶTNとし
て次に０とする場合において簡単の為、ＶTH＝ＶTP＝Ｖ
TNとすれば消費電力は 第１段階で ｆ・ＣL・（ＶDD−ＶTH）2 第２段階で ｆ・ＣL・ＶTH2 となるので、トータルの消費電力ＰNは ＰN＝ｆ・ＣL・（ＶDD−ＶTH）2＋ｆ・ＣL・ＶTH2 （１０２） となる。したがって従来の方式の消費電力Ｐ0と本発明
の方式の消費電流ＰNとの差△Ｐは（１０１）式と（１
０２）式より △Ｐ＝Ｐ0ーＰN＝ｆ・ＣL・２（ＶDD−ＶTH）ＶTH （１０３） となる。通常は ＶDD＞ＶTH，ＶTH＞０であるので△Ｐ
＞０ つまり Ｐ0＞ＰN ・・・（１０４） となる。したがって（１０４）式より、本発明の回路方
式は従来の回路方式より静電容量性負荷の充放電の消費
電力を低減していることがわかる。
ついた場合の充放電による消費電力について説明する。
出力信号の周波数をｆ、電源電圧をＶDD、負荷の静電容
量をＣLとすれば図３の様な従来の回路の様に直接、電
源電圧ＶDD間で充放電を繰り返すと、その時消費電力Ｐ
Oは ＰO＝ｆ・ＣL・ＶDD2 （１０１） となる。一方、本発明の第１の実施例である図１の回路
の様に立ち上がり時は、まず出力端子を（ＶDD−ＶTP）
として、次にＶDDとし、立ち下がり時は、まずＶTNとし
て次に０とする場合において簡単の為、ＶTH＝ＶTP＝Ｖ
TNとすれば消費電力は 第１段階で ｆ・ＣL・（ＶDD−ＶTH）2 第２段階で ｆ・ＣL・ＶTH2 となるので、トータルの消費電力ＰNは ＰN＝ｆ・ＣL・（ＶDD−ＶTH）2＋ｆ・ＣL・ＶTH2 （１０２） となる。したがって従来の方式の消費電力Ｐ0と本発明
の方式の消費電流ＰNとの差△Ｐは（１０１）式と（１
０２）式より △Ｐ＝Ｐ0ーＰN＝ｆ・ＣL・２（ＶDD−ＶTH）ＶTH （１０３） となる。通常は ＶDD＞ＶTH，ＶTH＞０であるので△Ｐ
＞０ つまり Ｐ0＞ＰN ・・・（１０４） となる。したがって（１０４）式より、本発明の回路方
式は従来の回路方式より静電容量性負荷の充放電の消費
電力を低減していることがわかる。
【００１２】以上、図１の回路で本発明の一実施例を説
明したが、図１の回路のみに本発明は限らない。例えば
インバータ回路２２、２３は遅延素子の役目をしている
ので単なる抵抗でも良く、またインバータ回路の個数も
偶数個であれば何個でも同様の役目をする。
明したが、図１の回路のみに本発明は限らない。例えば
インバータ回路２２、２３は遅延素子の役目をしている
ので単なる抵抗でも良く、またインバータ回路の個数も
偶数個であれば何個でも同様の役目をする。
【００１３】またＰ型ＭＯＳＦＥＴ１６、１７、１８及
びＮ型ＭＯＳＦＥＴ１９、２０、２１の各駆動能力や遅
延回路１３の遅延時間は本発明の低雑音出力駆動回路と
しての駆動能力やスルーレートや許容雑音限度に応じ最
適値に調整することになる。また図１ではＭＯＳＦＥＴ
のスレッショルド電圧分の電圧降下を用いたが、ＭＯＳ
ＦＥＴ１７や２０の構造のものを２段直列にして２倍の
スレッショルド電圧降下を起こしても良い。また電圧降
下を起こす他の手段を持ちても良い。
びＮ型ＭＯＳＦＥＴ１９、２０、２１の各駆動能力や遅
延回路１３の遅延時間は本発明の低雑音出力駆動回路と
しての駆動能力やスルーレートや許容雑音限度に応じ最
適値に調整することになる。また図１ではＭＯＳＦＥＴ
のスレッショルド電圧分の電圧降下を用いたが、ＭＯＳ
ＦＥＴ１７や２０の構造のものを２段直列にして２倍の
スレッショルド電圧降下を起こしても良い。また電圧降
下を起こす他の手段を持ちても良い。
【００１４】
【発明の効果】以上述べたように本発明によれば出力電
位が切り替わる際に初めは電源電圧まで振り切れること
のないように動作し、その後、電源電位に出力電位が達
するという２段階の動作をするので過渡電流も低く抑え
られ、オーバーシュートやアンダーシュートも起こらな
いので高駆動能力を持ちながら低雑音の出力駆動回路を
提供するという効果がある。
位が切り替わる際に初めは電源電圧まで振り切れること
のないように動作し、その後、電源電位に出力電位が達
するという２段階の動作をするので過渡電流も低く抑え
られ、オーバーシュートやアンダーシュートも起こらな
いので高駆動能力を持ちながら低雑音の出力駆動回路を
提供するという効果がある。
【００１５】また出力レベルが２段階で負荷を充放電す
ることになるので充放電電力を減らすという効果があ
る。
ることになるので充放電電力を減らすという効果があ
る。
【００１６】また消費電力が減るので発熱を抑えられ、
かつ電気特性の変化の防止や、品質保証の向上が期待で
きるという効果がある。
かつ電気特性の変化の防止や、品質保証の向上が期待で
きるという効果がある。
【図１】本発明の実施例を示す回路図。
【図２】図１の回路の動作を示す出力波形図。
【図３】従来の出力駆動回路の回路図。
【図４】図３の回路の動作を示す出力波形図。
１０・・・駆動回路 １１・・・正極ソース電位供給回路 １２・・・負極ソース電位供給回路 １３・・・遅延回路 １４・・・入力端子 １５・・・出力端子 １６、１７、１８・・・Ｐ型ＭＯＳＦＥＴ １９、２０、２１・・・Ｎ型ＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ
Claims (1)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路に
おいて、 ｂ）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなる駆動
回路と、 ｃ）前記駆動回路の中のＰ型ＭＯＳＦＥＴのソース電位
を制御する正極ソース電位供給回路と、 ｄ）前記駆動回路の中のＮ型ＭＯＳＦＥＴのソース電位
を制御する負極ソース電位供給回路と、 ｅ）遅延回路からなり、 ｆ）入力端子は前記駆動回路と前記遅延回路のそれぞれ
の入力信号端子に接続され、前記遅延回路の出力信号端
子は前記正極ソース電位供給回路と前記負極ソース電位
供給回路のそれぞれの制御信号端子に接続されているこ
とを特徴とする低雑音出力駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274226A JPH05114853A (ja) | 1991-10-22 | 1991-10-22 | 低雑音出力駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274226A JPH05114853A (ja) | 1991-10-22 | 1991-10-22 | 低雑音出力駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114853A true JPH05114853A (ja) | 1993-05-07 |
Family
ID=17538779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274226A Pending JPH05114853A (ja) | 1991-10-22 | 1991-10-22 | 低雑音出力駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19719448A1 (de) * | 1997-05-07 | 1998-11-12 | Siemens Ag | Inverterschaltung |
| JP2002252555A (ja) * | 2001-02-26 | 2002-09-06 | Mitsubishi Electric Corp | 出力回路 |
| WO2019156636A1 (en) * | 2018-02-09 | 2019-08-15 | National University Of Singapore | Multi-mode standard cell logic and self-startup for battery-indifferent or pure energy harvesting systems |
-
1991
- 1991-10-22 JP JP3274226A patent/JPH05114853A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19719448A1 (de) * | 1997-05-07 | 1998-11-12 | Siemens Ag | Inverterschaltung |
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