JPH05115012A - 画像圧縮装置 - Google Patents

Abstract

(57)【要約】 【目的】 クロックの速度に依存せず、高速にデータ圧
縮を行える画像圧縮処理を提供する。 【構成】 コントロール回路１０５が制御信号１１２を
ハイにすることで、アドレスカウンタ１０２でアドレス
されるＲＡＭ１０１の８ビットデータがシフトレジスタ
１０３に取り込まれ、Ｑ８からＱ１の出力端子に出力さ
れる。そのＱ８〜Ｑ１がすべて“１”又は“０”のと
き、論理ゲート１０４からコントロール回路１０５に信
号１１４が出力され、コントロール回路１０５から制御
信号１１２と信号１１３が出力される。その結果、次の
クロック１１８に同期してシフトレジスタ１０３に次の
８ビットデータが取り込まれると同時に、１３ビットカ
ウンタ１０７のカウント値が１度に８増加され、符号発
生回路１０８にて桁数と符号が生成され、Ｆ／Ｆ１０９
より信号１１７に同期して出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に画像データから連
続する同一データの数を計数し、該計数値に基づいて符
号化を行う画像圧縮装置に関するものである。

【０００２】

【従来の技術】従来、２値データ圧縮回路は図７に示す
ように構成されている。同図を基に、２値データ圧縮回
路の動作につて説明する。

【０００３】１０１は８ビットのデータバスを持つＲＡ
Ｍ（ランダム・アクセス・メモリ）であり、圧縮される
べき画像データがアドレス順に格納されている。このＲ
ＡＭ１０１のアドレスは、アドレスカウンタ１０２によ
って与えれ、新しいデータはアドレス・カウント・イネ
ーブル信号１１１が有効になる度に順次ＲＡＭ１０１か
ら８ビットずつ出力され、シフトレジスタ１０３に入力
される。

【０００４】１０３はシフトレジスタであり、図８に示
す動作を行うものである。１０８は符号発生回路であ
り、同一データの連続数から桁数と符号を発生させる。
１０９はフリップフロップであり、符号発生回路１０８
において生成された桁数と符号を信号１１１が発生直後
のクロック（ＣＬＫ）１１８で取り込むものである。

【０００５】ここで、上述の回路の動作をその動作順序
に従って以下に説明する。

【０００６】まず、コントロール回路１０５が不図示の
外部システムから圧縮動作開始命令を受けると、初期設
定としてアドレスカウンタ１０２の初期アドレスを設定
し、シフトレジスタ１０３のリセット（Ｑ１＝０）、及
びカウンタ１０６，１０７のリセットを行う。そして、
制御信号１１２をハイにして出力することで、最初の８
ビットデータがシフトレジスタ１０３に取り込まれ、そ
のデータは直ちにＱ８からＱ１の出力端子に出力され
る。またこのクロック１１８に同期して制御信号１１２
とカウンタクリア（ＣＬＲ）信号１１６をロウにする。

【０００７】これ以後、カウンタ１０６はクロック１１
８毎にカウントアップし、“７”になると同時に、ＲＣ
Ｏ出力信号１１５とＣＬＲ信号４１１をハイにする。一
方、コントロール回路１０５はこれを受けて、直ちにシ
フトレジスタ制御信号１１２をハイに戻す。このとき、
最初のＤ８へ入力されたデータはＱ１から出力されてい
るので、次のクロックにおいて８ビットのデータが取り
込まれるのと同時に、Ｑ０へシフトされる。

【０００８】以上の８クロックの動作は、データ列が終
わるまで繰り返されるので、シフトレジスタ１０３の出
力Ｑ０とＱ１の値に対して排他的論理和を取った値１１
７は、Ｑ０の出力が変化する直前にハイとなる。つま
り、この瞬間のカウンタ１０７の出力値が同一データの
連続数（ランレングス）となる。この数は符号発生回路
１０８で瞬時に符号化された後、次のクロック１１８で
フリップフロップ１０９に取り込まれる。

【０００９】

【発明が解決しようとしている課題】しかしながら、上
記従来例では、ＲＡＭ１０１に格納されている画像デー
タを圧縮する際に、シフトレジスタ１０３で１ビットず
つクロック１１８に同期してシフト処理しているため、
圧縮処理の速度がクロック１１８に依存してしまい、遅
いクロックでは高速に処理できないという欠点があっ
た。

【００１０】本発明は、上記課題を解決するために成さ
れたもので、クロックの速度に依存せず、高速にデータ
圧縮を行える画像圧縮処理を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】及び

【作用】上記目的を達成するために、本発明の画像圧縮
装置は以下の構成を有する。

【００１２】すなわち、画像データから連続する同一デ
ータの数を計数し、該計数値に基づいて符号化を行う画
像圧縮装置であって、連続する同一データの数が所定数
を越えるか否かを判定する判定手段と、該判定手段での
結果に応じて前記同一データの数を計数する計数手段
と、該計数手段による計数値に基づいて符号化を行う符
号化手段とを有する。

【００１３】また好ましくは、前記所定数は、２のｎ乗
で表せる数であることを特徴とする。

【００１４】また好ましくは、前記符号化手段は、符号
化データの桁数と符号とを生成することを特徴とする。

【００１５】

【実施例】以下、図面を参照して本発明に係る好適な一
実施例を詳細に説明する。

【００１６】＜第１の実施例＞図１は、第１の実施例に
おける２値データ圧縮回路の構成を示すブロック図であ
る。図中、１０１は８ビットのデータバスを持つＲＡＭ
（ランダム・アクセス・メモリ）であり、圧縮されるべ
き画像データがアドレス順に格納されている。１０２は
アドレスカウンタであり、クロック（ＣＬＫ）１１８に
同期してカウンタのカウントアップを行い、後述するコ
ントロール回路１０５からのアドレス・カウント・イネ
ーブル信号１１１に従ってＲＡＭ１０１のアドレスを出
力する。１０３はシフトレジスタであり、ＲＡＭ１０１
からの８ビットデータを入力し、図２に示すように、入
力端子Ｓに入力されたコントロール回路１０５からの制
御信号１１２がロウのときには１ビットずつシフトを行
い、また制御信号１１２がハイのときには８ビットのデ
ータを１回で取り込むように動作する。

【００１７】１０４は論理ゲートであり、シフトレジス
タ１０３からの出力信号Ｑ８〜Ｑ１がすべて“１”又は
“０”のときに信号１１４がコントロール回路１０５に
出力される。１０５はコントロール回路であり、本装置
全体を制御する回路である。１０６は３ビットカウンタ
であり、ＣＬＲ信号１１６によって“０”にクロック１
１８に同期してリセットされ、カウンタの値が“７”に
なるとＲＣＯ出力信号１１５をハイにして出力する。

【００１８】１０７は１３ビットカウンタであり、符号
化するデータの連続数を数えるカウンタである。例え
ば、５０００画素１ラインのデータを１ラインずつ圧縮
処理を行う場合には、１３ビットのカウンタを用意すれ
ばよい。また、カウンタ１０７はクロック同期で“１”
にリセットされ、カウントアップのされかたは＋８端子
へ入力される制御信号１１３に従って行われる。つま
り、制御信号１１３がハイのときにはカウンタの値は８
ずつカウントアップされ、ロウのときには１つずつカウ
ントアップされる。１０８は符号発生回路であり、同一
データの連続数から桁数と符号を発生させる回路であ
る。そして、１０９はフリップフロップ（Ｆ／Ｆ）であ
り、符号発生回路１０８において生成された桁数と符号
を信号１１７が発生直後のクロック１１８で取り込むも
のである。

【００１９】以上の構成から成る第１の実施例での動作
を図面を参照しながら説明する。

【００２０】まず、コントロール回路１０５が不図示の
外部システムから圧縮動作開始命令を受けると、初期設
定としてアドレスカウンタ１０２の初期アドレスを設定
し、シフトレジスタ１０３のリセット（Ｑ１＝０）、及
びカウンタ１０６，１０７のリセットを行う。そして、
制御信号１１２をハイにして出力することで、最初の８
ビットデータがシフトレジスタ１０３に取り込まれ、そ
のデータは直ちにＱ８からＱ１の出力端子に出力され
る。ここで、データの取り込みと同時にアドレスカウン
タ１０２のカウンタがカウントアップされる。

【００２１】シフトレジスタ１０３のＱ０は、初期設定
でリセットされているので“０”になっている。また、
Ｑ８〜Ｑ１がすべて“１”又は“０”のとき、コントロ
ール回路１０５に信号１１４をハイにして出力する。こ
れにより、コントロール回路１０５は信号１１４がハイ
になったことを知ると、直ちに制御信号１１２と信号１
１３をハイにする。その結果、次のクロック１１８に同
期してシフトレジスタ１０３に次の８ビットデータが取
り込まれると同時に１３ビットカウンタ１０７のカウン
ト値が１度に８増加される。

【００２２】次に、シフトレジスタ１０３に取り込まれ
たデータが、前のデータに続く連続データではないとき
の処理を説明する。

【００２３】この場合、信号１１４はロウとなる。コン
トロール回路１０５はこれを受け、制御信号１１２、１
１３をロウにすると同時に、ＣＬＲ信号１１６をロウに
することによって３ビットカウンタ１０６のカウンタを
開始する。これはクロックを８回数え、その間シフトレ
ジスタ１０３の出力を図２に従ってシフトさせるもので
ある。つまり、Ｑ８の値が７回シフトされ、Ｑ１の位置
に達すると信号１１５がハイとなり、これによってコン
トロール回路１０５の制御信号１１２が直ちにハイに戻
され、新しいデータがシフトレジスタ１０３へと取り込
まれる。また、この間１３ビットカウンタ１０７のカウ
ント値は“１”ずつ加算される。

【００２４】一方、信号１１７はシフトレジスタ１０３
のＱ１出力がＱ０出力と異なるときハイになる。このと
き、１３ビットカウンタ１０７の値は直前の信号の連続
数になっているので、次のクロック１１８でフリップフ
ロップ１０９はこの連続数に対応した符号を取り込むこ
とになる。

【００２５】尚、符号発生回路１０８の構成は、メモリ
等に記憶されているデータテーブルを参照する方式が考
えられるが、図３に示す符号表を用いることによって図
４に示すような簡単な回路で構成することもできる。こ
こで、図３に示す符号表は、文章等の２値画像が比較的
短いランレングスを発生する確率が高いことを考慮し、
短いランレングスに対しては短い符号を対応させてい
る。

【００２６】このように、論理ゲート１０４によってシ
フトレジスタ１０３の出力Ｑ８からＱ１までがすべて
“１”又は“０”であることを検知すると、カウンタ１
０７，符号発生回路１０８にて符号化を行うと共に、新
たなデータをＲＡＭ１０１から取り込むことで、圧縮処
理をスピードアップさせることができる。

【００２７】＜第２の実施例＞次に、本発明に係る第２
の実施例を図面を参照しながら以下に詳述する。

【００２８】前述した実施例においては、ＲＡＭのアク
セスサイクルと圧縮回路のクロック周波数が同じであっ
た。しかし、一般的には、メモリのアクセスサイクルよ
りも回路のクロックサイクルの方が数倍速くできること
が多い。

【００２９】そこで、この実施例では、１６ビットのデ
ータバスを有するＲＡＭを用いて、より高速化を図った
ものである。

【００３０】図５は、第２の実施例における２値データ
圧縮回路の構成を示すブロック図である。ここで、第１
の実施例と同様な機能を有するものには同一の符号を付
し、その説明は省略する。図中、３０１は１６ビットの
データバスを有するＲＡＭであり、圧縮されるべき画像
データがアドレス順に格納されている。３０３はシフト
レジスタであり、ＲＡＭ１０１からの１６ビットデータ
を入力し、図６に示すように、入力端子Ｓ０に入力され
たコントロール回路１０５からの信号１１２がロウのと
きには１ビットずつシフトを行い、Ｓ０がハイのときに
は１６ビットのデータを１回で取り込むように動作す
る。そして、３０６は４ビットカウンタであり、ＣＬＲ
信号１１６によって“０”にクロック１１８同期でリセ
ットされる。また信号１１３の値がロウのときは“１”
つずつ、ハイのときは“８”つずつ加算され、ＲＣＯ出
力１１５はカウンタの値が“１５”のときと、カウンタ
値が“８”で、かつ信号１１３がハイのときハイにな
る。

【００３１】以上の構成から成る第２の実施例での動作
を図面を参照しながら説明する。

【００３２】まず、コントロール回路１０５が不図示の
外部システムから圧縮動作開始命令を受けると、初期設
定としてアドレスカウンタ１０２の初期アドレスを設定
し、シフトレジスタ３０３のリセット（Ｑ１＝０）、及
びカウンタ３０６，１０７のリセットを行う。そして、
制御信号１１２をハイにして最初の１６ビットデータが
シフトレジスタ３０３に取り込まれ、そのデータは直ち
にＱ８からＱ１の出力端子に出力される。ここで、デー
タの取り込みと同時にアドレスカウンタ１０２のカウン
タがカウントアップされる。

【００３３】シフトレジスタ３０３のＱ０は、初期設定
でリセットされているので“０”になっている。また、
Ｑ８〜Ｑ１がすべて“１”又は“０”のとき、コントロ
ール回路１０５に信号１１４をハイにすることで知らせ
る。このとき、コントロール回路１０５は４ビットカウ
ンタ３０６の値が“８”以下であるか否かを信号１１９
によって判断し、“８”以下であるならば信号１１３を
ハイにする。これにより、次のクロック１１８でカウン
タ３０６及び１０７のカウント値が“８”ずつカウント
アップされる。

【００３４】ここで、コントロール回路１０５で生成さ
れる信号１１２は、カウンタ３０６のＲＣＯ出力１１５
の値をそのまま出力した値である。従って、シフトレジ
スタ３０３内の値をすべてシフトし終ると、同時に新し
い１６ビットデータがＲＡＭ３０１から取り込まれる。

【００３５】次に、シフトレジスタ３０３に取り込まれ
たデータが、前のデータに続く連続データではないとき
の処理を説明する。

【００３６】この場合、信号１１４はロウとなる。コン
トロール回路１０５はこれを受け、制御信号１１２、１
１３をロウにすると同時に、ＣＬＲ信号１１６をロウに
することによって４ビットカウンタ３０６のカウンタを
開始する。これはクロックを１６回数え、その間シフト
レジスタ３０３の出力を図６に従ってシフトさせるもの
である。つまり、Ｑ１６の値が１５回シフトされ、Ｑ１
の位置に達すると信号１１５がハイとなり、これによっ
てコントロール回路１０５の制御信号１１２が直ちにハ
イに戻され、新しいデータがシフトレジスタ３０３へと
取り込まれる。また、この間１３ビットカウンタ１０７
のカウント値は“１”ずつ加算される。一方、信号１１
７はシフトレジスタ３０３のＱ１出力がＱ０出力と異な
るときハイになる。このとき、１３ビットカウンタ１０
７の値は直前の信号の連続数になっているので、次のク
ロック１１８でフリップフロップ１０９はこの連続数に
対応した符号を取り込むことになる。

【００３７】このように、第２の実施例は、メモリのア
クセスタイムがシステムの処理速度に対して障害になっ
ているときに効果的である。

【００３８】以上説明したように、実施例によれば、安
価な回路で高速に２値データを処理可能なデータ圧縮装
置を提供できるので効果は絶大である。

【００３９】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
クロックの速度に依存することなく、高速にデータ圧縮
を行える画像圧縮装置を提供することが可能となる。

【図面の簡単な説明】

【図１】第１の実施例における２値データ圧縮回路の構
成を示すブロック図である。

【図２】図１に示すシフトレジスタの動作を説明する図
である。

【図３】実施例における符号表を示す図である。

【図４】実施例における符号化回路の構成を示すブロッ
ク図である。

【図５】第２の実施例における２値データ圧縮回路の構
成を示すブロック図である。

【図６】図５に示すシフトレジスタの動作を説明する図
である。

【図７】従来例における２値データ圧縮回路の構成を示
すブロック図である。

【図８】図７に示すシフトレジスタの動作を説明する図
である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像データから連続する同一データの数
   を計数し、該計数値に基づいて符号化を行う画像圧縮装
   置であって、 連続する同一データの数が所定数を越えるか否かを判定
   する判定手段と、 該判定手段での結果に応じて前記同一データの数を計数
   する計数手段と、 該計数手段による計数値に基づいて符号化を行う符号化
   手段とを有することを特徴とする画像圧縮装置。
2. 【請求項２】 前記所定数は、２のｎ乗で表せる数であ
   ることを特徴とする請求項１記載の画像圧縮装置。
3. 【請求項３】 前記符号化手段は、符号化データの桁数
   と符号とを生成することを特徴とする請求項１記載の画
   像圧縮装置。