JPH0348547A - 受信制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、受信制御回路に関し、特に同期式データ通信
方式における同期信号キャラクタ検索を行なう受信制御
回路に関する。

〔従来の技術〕

同期式データ通信方式においては、周知のように、同期
信号キャラクタと通信内容を符号化したデータ列からな
る受信データの受信処理は、第６図（ａ＞に示すように
、受信制御装置とデータ処理装置から構或されるシステ
ムで行っている。第６図（ｂ）は、同期式データ通信方
式に用いられるデータ列の一例を示す。ここで、ＳＹＮ
Ｏ　＋　Ｓ　ＹＮ　ｌ　＋・・・Ｓ　ＹＮ７は同期信号
キャラクタである。また、Ｂ　ＩＯ＋　Ｂ　１　１　，
・・・Ｂ１７は同期信号キャラクタに続くデータ列のう
ち、最初の分割処理すべきデータを示している。

このデータ列の受信制御回路におい゛Ｃは、同期信号キ
ャラクタを検索し、これを検出した後の直列データ列を
並列データに変換し、順次、データ処理装置へ送出する
。

従来の同期式データ通信方式における受信制御回路の一
例を第７図に示す。

第７図を参照すると、従来のこの種の受信制御回路は、
受信シフトレジスタ１と、同期検出部２と、並列シフト
レジスタ３および同期キャラクタ格納レジスタ４とから
楕成されていた。

受信シフトレジスタ１は、端子ＴＤから入力される受信
クロック信号に同期して、遅延動作を行なう周知のフリ
ップフロッ１ＦＦ１１〜ｌ８からなる８ビットのシフト
レジスタであり、端子ＴＤに印加されるデータ列を、受
信クロック信号に同期して順次読込むものである。

同期検出部２は、８ビットの比較器２１と、ＲＳフリッ
プフロップ２２と、Ｄフリップフロツプ２３と、カウン
タ２４およびＡＮＤゲート２５とから楕戒されていた。

比較器２ｌは、受信シフトレジスタ１を構成する８個の
各フリップ７ロップの出力（符号）と、同期キャラクタ
シフトレジスタ４を構或する８個の各フリップフロップ
の出力（符号）とを、ビット毎に比較する８ビット長デ
ータ比較器である。

両者の出力符号が一致した場合、論理値「１」を出力し
、不一値の場合は論理値「Ｏ」を出力する． ＲＳフリップフロップ２２は、端子ＴＥから入力される
同期検出状態設定命令（ＥＨ）をセット（Ｓ）入力とし
、比較器２１の出力をリセット（Ｒ）入力とするもので
ある。ここで同期検出状態設定命令ＥＨは、データ処理
装置より発行される信号で、これにより、受信制御回路
の同期検出動作が初期化され、新たに一連のデータ列を
受信する態勢が整う。

Ｄフリップフロップ２３は、ＲＳフリップフロップ２２
のＱ出力を、端子ＴＣからの受信クロック信号の１クロ
ック分遅延させるためのものである。

カウンタ２４は、Ｄフリップフロップ２３の出力をリセ
ット入力とし、受信クロック信号を計数する３ビット長
のカウンタて゛ある。

ＡＮＤゲート２５は、カウンタ２４の出力Ｑ１、Ｑ２お
よびＱ３を入力とするＡＮＤゲートであり、カウンタ２
４の計数値か７、すなわちＱ１〜Ｑ３がｒ　１　ｊとな
るときに「１」を出力する。

並列シフトレジスタ３は、８個のフリップフロップＦＦ
３　１〜３８から構成され、受信シフトレジスタ１６の
７リップフロツプＦＦＩＩ〜１８のそれぞれ対応する出
力が入力されていて、ＡＮＤゲート２５の出力が「１］
のとき、読込み、すなわち、内容のシフトを行なう。

同期キャラクタ格納レジスタ４は、８個のフリップフロ
ップＦＦ４１〜４８からなる８ビットのシフトレジスタ
で、同期信号キャラクタである８ビット長の符号を格納
してある． 第８図は、第７図に示す従来の受信制御回路の動作タイ
ムチャートである。

次に、第７図および第８図を参照して、従来の受信制御
回路の動作について説明する．ここで、一例として、同
期信号キャラクタは、最上位のビット（ＭＳＢ）から最
下位のビット（ＬＳＢ）まで０１　１００１　１０と８
ビット長の符号化がされているものとする．そして、こ
の符号が同期キャラクタ格納レジスタ４に格納されてい
るものとする． 時刻ＴＯのとき、前述の同期検出状態設定命令ＥＨが発
行され、端子Ｔｔから入力される。これは、受信シフト
レジスタ１の各フリップフロップＦＦＩ１〜ｌ８のＳ入
力に印加され、これらの出力を「１」に初期化する．同
時に、ＲＳフリップフロップ２２のＳ入力にも印加され
るので、この出力Ｑも、「１」に初期化される。

時刻Ｔ１以降、端子ＴＤから入力される受信データは、
端子Ｔｃより入力される受信クロック信号に同期して、
受信シフトレジスタ１に読込まれる。前述のように、受
信シフトレジスタ１の出力は、比較器２１に町加され、
ここで、同期キャラクタ格納レジスタ４からの同期信号
キャラクタと比較照合される． 本例では、第８図に示すように、時刻Ｔ１２のとき、受
信シフトレジスタ１の内容が同期信号キャラクタと一致
するので、比較器２１は、ｒｌＪを出力し、ＲＳフリッ
プ７ロップ２２のＲ入力に印加され、これをリセットし
てＱ出力を「ｏ」とする． ＲＳフリップフロップ２２のＱ出力「ＯＪは、Ｄフリッ
１フロップ２３のＲ入力に印加され、１クロツク分遅れ
て、すなわち、時刻Ｔ１３に出力ｒＱＪをカウンタ２４
のＲ入力に印加しこれをリセットする．したがって、カ
ウンタ２４は、時刻１３から受信クロツク信号の計数を
開始する．時刻Ｔ２０にカウンタ２２の計数値は、「７
」に達し、出力Ｑ１〜Ｑ３は、それぞれ「１−１となる
ので、ＡＮＤゲート２５より「１」が出力される．この
時刻Ｔ２０における、受信シフトレジスタｌの内容は、
第１のデータ列、Ｂ　１７＋　Ｂ　１６＋・・・Ｅｌｔ
ｏであり、ＡＮＤゲート２５の「１」出力により、並列
シフトレジスタ３に、この第１のデータ列が、シフトさ
れる。以後カウンタ２４の計数値が７になる時刻毎に、
受信シフトレジスタ１の内容が、並列シフトレジスタ３
にシフトされる．以上は、全て、順調に推移した場合で
あるが、ここで示した従来の受信制御回路では、同期信
号キャラクタが誤検出される可能性が存在する．これは
、同期信号キャラクタの符号内容、受信シフトレジスタ
１の初期値，および、受信データの内容の組合せにより
、本来無意味なデータ列であるのに、正規の同期信号キ
ャラクタを検出したと誤認する可能性があるからである
。

一例として、同期信号キャラクタが、００１１１１１１
（ＭＳＢ→ＬＳＢ）であるとする。この場合の従来例の
受信制御回路の動作タイムチャートを第９図に示す。

時刻ＴＯにおいて、同期検出状態設定命令が発行される
と、受信シフトレジスタ１が初期化され、８ビットの全
桁が１となる。時刻Ｔ１以降は、受信シフトレジスタ１
は、受信クロツク信号に同期して、受信データを順次読
込む．ここで、時刻Ｔｌ，Ｔ２における受信データのそ
れぞれがたまたま「Ｏ」であるとすると、時刻Ｔ３にお
ける受信シフトレジスタｌの内容は、００１１１１１１
、すなわち同期信号キャラクタと同符号となる． この結果、時刻Ｔ３において比較器２１は、これを同期
信号キャラクタであると判定し、「１」を出力して、Ｒ
Ｓフリップフロップ２２をリセットし、以降、前述の正
規の場合と同様のプロセスで、Ｔ４から受信データの並
列シフトレジスタへの読込みが開始される。

しかし、第１のデータ読込み時刻Ｔ１０をとりあげると
、受信シフトレジスタ１の内容は、本来のデータ列Ｂ　
１７＋　・＋＋　Ｂ　ｔｏのかわりに、００１１１１１
０という受信データとしては、全く無意味なものとなっ
ている。当然、時刻Ｔｌｌ以降に、並列シフトレジスタ
３に読込まれる受信データも、無意味である。

〔発明が解決しようとする課題〕

上述した従来の同期式データ通信方式用の受信制御回路
は、同期検出状態設定命令を発行しても、同期信号キャ
ラクタの内容、受信シフトレジスタの初期値およびある
瞬間における受信データの内容との組合せによって、こ
の受信データを、正規の同期信号キャラクタであると誤
検出することがしばしばあるという欠点があった。その
結果、前述のある瞬間の時刻を以て、同期状態が或立し
たものとして、受信データ列を並列データに変換し、デ
ータ処理装置への送出を開始する。しかし、これに続く
データは、通信内容としては全く無意味なものであるこ
とは、いうまでもない。

この誤同期を除去するため、データ処理装置においては
、本来の通信データの処理機能の他に、受信データの有
効データ長や内容を確認する目的で、受信したデータを
そのまま送信側に返送し、異常の有無を点検する等の余
分な処理機能を必要とする欠点があった。その結果、通
信所要時間の増大、データ処理時間の増大、さらに、装
置の複雑化、設備費用の増大等が生じるという問題があ
った。

〔課題を解決するための手段〕

本発明の受信制御回路は、直列のディジタル符号列から
なる同期式データ通信方式の受信データに含まれる同期
信号キャラクタを検索し、前記同期信号キャラクタを検
出した後は、前記受信データを予め定められた長さに分
割し、並列データに変換する受信制御回路において、 前記受信制御回路に対する同期検出動作を設定する同期
検出状態設定命令信号によって、予め定められた数値に
初期設定され、前記受信制御回路の動作を同期的に行わ
せるための受信クロツク信号に同期して直列受信データ
を順次読み込み記憶する第一の記憶手段と、 前記同期信号キャラクタの符号を記憶する第二の記憶手
段と、 前記第一の記憶手段の記憶内容と前記第二の記憶手段の
記憶内容を比較し、一致した場合はその旨を示す出力を
発する符号比較手段と、前記同期検出状態設定命令信号
を印加された時刻より、少くとも前記同期信号キャラク
タの符号長の期間、前記符号比較手段の動作を無効にす
る禁止信号発生手段を備えるものである．〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図である。

対象とする受信制御回路は、一例として、現在広く使わ
れている、同期信号キャラクタが８ビットのシステム用
のものをとりあげる。

第１図において、本実施例の受信制御回路は、受信シフ
トレジスタ１と、同期検出部２と、並列シフトレジスタ
３および同期キャラクタ格納レジスタ４とから構或され
る。

以上の構或要素のうち、受信シフトレジスタ１を槽或す
るフリップフロップ１１は、従来例におけるＳ入力に代
ってＲ入力に同期検出状態設定命令が印加されることと
、同期検出部２の構成および機能以外のものは、前述の
従来の技術の例で示したものと共通部分であり、説明が
重複するのでここでは省略する。

同期検出部２は、前述の従来の技術の例で示したものと
共通部分である、８ビットの比較器２１と、ＲＳフリッ
プフロップ２２と、Ｄフリップフロップ２３と、カウン
タ２４およびＡＮＤゲート２５に加えて、Ｄフリップフ
ロップ２６と、インバータ２７と、ＲＳフリップフロッ
プ２８と、ＡＮＤゲート２９から構成されている。

Ｄフリップフロップ２６は、受信シフトレジスタ１の最
終桁であるＦＦ１８の出力を、受信クロック信号の１ク
ロック分だけ遅延させるものであり、同期検出状態設定
命令ＥＨでリセットされると、初期化状態であるｒ１」
を出力する。

インバータ２７は、Ｄフリップフロップ２６の出力を反
転させるインバータである． ＲＳフリップフロップ２８は、インバータ２７の出力を
セット入力（Ｓ＞に、同期検出状態設定命令をリセット
入力（Ｒ）に、それぞれ印加される。同期検出状態設定
命令によりリセットされると初期化状態となり、そのＱ
出力はｒＱＪとなる． ＡＮＤゲート２つは、比較器２１の出力と、ＲＳフリッ
プフロップ２８の出力とを入力とするＡＮＤゲートであ
る。

同期検出部２の上記以外の構或要素は、前述の従来の技
術の例で示したものと共通部分であり、説明が重複する
のでここでは省略する。

次に、本実施例の動作について説明する。

第２図は、第１図で示す本実施例の受信制御回路のタイ
ムチャートである。

ここで、一例として、従来の技術における問題点を示す
ために用いた、同期信号キャラクタ００１１１１１１（
ＬＳＢ→ＭＳＢ）を、対比のため、再び用いている。

時刻Ｔｏにおいて、端子ＴＩ１：から入力される同期検
出状態設定命令ＥＨが発行されると、受信シフトレジス
タ１のフリップフロップＦＦＩＩのＲ入力に印加されこ
の出力を「Ｏ」に、ＦＦ１２〜１８のＳ入力に印加され
これらの出力を「１」に初期化する。同時に、Ｄフリッ
プフロップ２６のＲ人力、ＲＳフリップフロップ２８の
Ｒ人力、およびＲＳフリップフロツプ２２のＳ入力にも
印加されるので、これらの出力も、それぞれ「１」に初
期化される． 時刻Ｔ１以降、端子ＴＤから入力される受信データは、
端子Ｔｃより入力される受信クロック信号に同期して、
受信シフトレジスタ１に読込まれる。前述のように、受
信シフトレジスタ１の出力は、比較器２１に印加され、
ここで、同期キャラクタ格納レジスタ４からの同期信号
キャラクタと比較照合される。

本例では、第２図に示すように、時刻Ｔ１のとき、受信
シフトレジスタ１の内容が、同期信号キャラクタと一致
するので、比較器２１は、「１」を出力する。

しかし、時刻ＴＯからＴ６までの期間、受信シフトレジ
スタ１の最終桁ＦＦ１８の出力は、第２図から明かなよ
うに、「１」のままである．したがって、Ｄフリップフ
ロップ２６の出力は、１クロック分遅れて時刻ＴＯから
Ｔ７まで「１」、インバータ２７の出力は「Ｏｊであり
、したがってＲＳフリップフロップ２８の出力は「０」
を保持しているので、ＡＮＤゲート２９の出力は、比較
器２１が「１」を出力した時刻Ｔ１においてはｒＱ，で
ある． 前述のように、ＲＳフリップフロップ２２は、同期検出
状態設定命令ＥＨにより、時刻Ｔｏにセットされており
、そのＱ出力はｒｌ，を保ち、？たがって、Ｄフリップ
フロップ２３の出力も、↓クロック分遅れて、時刻Ｔｌ
以降「｛」を保持する。したがって、カウンタ２４は、
リセット状態を継続している。

時刻Ｔ７において、受信シフトレジスタｌの最初の桁で
あるフリップフロップ１１の初期値「０」が、Ｄフリッ
プフロップ２６より出力され、インバータ２７で反転さ
れ？　ｒ１ｊとなって、ＲＳフリップフロップ２８をセ
ットし、ｒ■，を出力する。

以上の状態で推移して、時刻Ｔ１２に達すると、受信シ
フトレジスタ１の内容は、再び００１１　１　１　１　
１　（ＭＳＢ−４ＬＳＢ）となるので、本例の同期信号
キャラクタと一致し、したがって、比較器２１は、「１
」を出力する。前述のように、この時刻Ｔ１２において
は、ＲＳフリップフロップ２８の出力は、「１」であり
、したがって、ＡＮＤゲート２つは、両信号のＡＮＤが
成立して、「１」を出力する。これは、同期信号キャラ
クタの検出がなされたことを意味する。

？のＡＮＤゲート２９の出力「１」は、ＲＳ７リップフ
ロップ２２のＲ入力に印加され、これをリセットしてＱ
出力をｒ■，とする． この結果、１クロック分遅れた時刻Ｔ１Ｂ以降は、Ｄフ
リップフロップ２３が「ｏ」を出力するので、カウンタ
２４はリセットが解除され、端子Ｔｃから印加される受
信クロック信号を計数し始める。時刻Ｔ２０に、カウン
タ２４の計数値が７に達し、出力Ｑｌ，Ｑ２，Ｑ３は「
１」となり、ＡＮＤゲート２５においてＡＮＤが戒立し
て、ｒ１，を出力する．この時刻Ｔ２０における、受信
シフトレジスタ１の内容は、第１のデータ列、Ｂ　１７
，　Ｂ　１６．　”’　Ｂ　１０であり、ＡＮＤゲート
２５の「１」出力により、並列シフトレジスタ３に、こ
の第１のデータ列が、シフトされる．以後カウンタ２４
の計数値７になる時刻毎に、受信シフトレジスタ１の内
容が、並列シフトレジスタ３にシフトされる。

以上の説明より明かなように、本実施例によれば、受信
シフトレジスタ１の最終桁ＦＦ１８の出力を、Ｄフリッ
プフロツプ２６、インバータ２７、ＲＳフリップフロッ
プ２８、およびＡＮＤゲート２つからなる論理回路によ
って監視することにより、受信シフトレジスタ１の内容
が、全部シフトされたことを検出後、同期信号キャラク
タの検索を行なう。

以上、本実施例では、特定の同期信号キャラクタ、たと
えば、８ビットの特定符号を対象とするものを例として
取上げたが、他の応用例、たとえば、１６ビットの同期
信号キャラクタ等の場合も、本発明の主旨を逸脱しない
限り適用できることは勿論である。

また、受信シフトレジスタ等、構成要素についても、た
とえば、フリップフロップを用いる代りにＲＡＭ等、ま
た、Ｄフリップフロップの代りにＪＫフリップフロップ
等様々な変形が考えられるが、本発明の主旨を逸脱しな
い限り適用できることは勿論である。

次に、本発明の第二の実施例について説明する． 第３図は、本発明の第二の実施例を示す回路図である。

第３図において、受信シフトレジスタ１、並列シフトレ
ジスタ３、および同期キャラクタ格納レジスタ４は、細
部を除き、第１図の第一の実施例と共通である。ここで
、受信シフトレジスタ１の最初の桁フリップフロップＦ
ＦＩＩは、第一の例におけるＲ入力に代ってＳ入力に同
期検出状態設定命令が印加されている。

同期検出部２においても、比較器２１、ＲＳフリップフ
ロップ２２、Ｄフリップフロップ２３、カウンタ２４、
ＡＮＤゲート２５、ＲＳフリップフロップ２８、およひ
ＡＮＤゲート２９は、細部を除き、第１図の第一の実施
例と共通である．したがって、ここでは、第一の実施例
と異なる部分について、重点的に説明することにして重
複を省くことにする。

同期検出部２は、以上のほか、カウンタ３０、ＡＮＤゲ
ート３１、Ｄフリップフロップ３２がら構成されている
。

カウンタ３０は、同期検出状態設定命令が、Ｒ入力に印
加され、端子Ｔｃから入力される受信クロック信号を計
数する３ビット長のカウンタである。

ＡＮＤゲート３１は、カウンタ３ｏの出力Ｑ１，Ｑ２，
Ｑ３のＡＮＤをとるＡＮＤゲートであり、これらＱ１〜
Ｑ３全部の出力が、「１」となるとき、すなわち、カウ
ンタ３ｏの計数値が７に達したとき「１」を出力する。

Ｄフリップフロツブ３２は、ＡＮＤゲート３１の出力を
１クロック分遅らすＤフリップフロップである。

次に、本実施例の動作について説明する。

第４図は、第３図で示す本実施例の受信制御回路のタイ
ムチャートである。

ここで、一例として、第一の実施例と同様に、従来の技
術における問題点を示すために用いた、同期信号キャラ
クタ００１　１　１　１　１　１　（ＬＳＢ　→ＭＳＢ
）を、対比のため、再び用いている．時刻ＴＯにおいて
、端子ＴＥから入カされる同期検出状態設定命令ＥＨが
発行されると、受信シフトレジスタ１のＦＦ１１〜１８
のＳ入力に印加され、これら８ビットの全桁の出力を「
１」に初期化する．同時に、カウンタ３０のＲ入力、Ｒ
Ｓフリップフロツブ２８のＲ入力、およびＲＳフリップ
フロツブ２２のＳ人力にも印加されるので、これらの出
力も、それぞれｒｌＪに初期化される。

時刻Ｔ１以降、端子ＴＤから入力される受信データは、
端子Ｔｃより入力される受信クロック信号に同期して、
受信シフトレジスタ１に読込まれる．前述のように、受
信シフトレジスタ１の出力は、比較器２１に印加され、
ここで、同期キャラクタ格納レジスタ４からの同期信号
キャラクタと比較照合される． 本例では、第４図に示すように、時刻Ｔ４のとき、受信
シフトレジスタ１の内容が、同期信号キャラクタと一致
するので、比較器２１は、「１」を出力する。

一方、カウンタ３０は、時刻Ｔ１より、受信クロック信
号の計数を開始し、時刻Ｔ８に、その計数値が７に達し
て、出力Ｑ１〜Ｑ３が「１」となる。その結果、ＡＮＤ
ゲート３１は、ＡＮＤが戒立して「１」を出力し、次の
Ｄフリップフロップ３２で、１クロック分遅れて時刻Ｔ
９に、ＲＳフリップフロップ２８をセットして、これ以
降「１」が出力される。

したがって、比較器２１が最初に「１」を出力する時刻
Ｔ４には、ＲＳフリップフロップ２８の出力は、同期検
出状態設定命令でリセットされた状態である「０」のま
まであり、ＡＮＤゲート２つにおけるＡＮＤは戒立せず
、その出力はｒＱｊとなる。

以上の状態で推移して、時刻Ｔ１２に達すると、受信シ
フトレジスタｌの内容は、再び００１１１１１１（ＭＳ
Ｂ→ＬＳＢ）となるので、本例の同期信号キャラクタと
一致し、したがって、比較器２１は、「１」を出力する
。前述のように、この時刻Ｔ１２においては、ＲＳフリ
ップフロツプ２８の出力は、「１」であり、したがって
、ＡＮＤゲート２９は、両信号のＡＮＤが成立して、「
１」を出力する。これは、同期信号キャラクタの検出が
なされたことを意味する。

以下、第一の実施例と同様のプロセスで、時刻Ｔ１３か
ら、受信データの並列シフトレジスタ３への読込みが開
始される。

以上の説明より明かなように、本実施例によれば、同期
検出状態設定命令を発行した時刻より、受信クロック信
号を、同期信号キャラクタのビット数く本実施例では８
ビット〉に等しい数だけ力ウンタ３０．ＡＮＤゲート３
１およびＤフリップフロップ３２により計数する。その
間、同期信号キャラクタの検出を禁止することにより、
受信シフトレジスタ１の内容が全部シフトされ、誤検出
の可能性が無くなった後、同期信号キャラクタの検索を
行なう。

以上、本実施例では、特定の同期信号キャラクタ、たと
えば、８ビットの特定符号を対象とするものを例として
取上げたが、他の応用例、たとえば、１６ビットの同期
信号キャラクタ等の場合も、本発明の主旨を逸脱しない
限り適用できることは勿論である。

また、受信シフトレジスタ等、′ｖｉ戒要素についても
、たとえば、Ｄフリップフロップの代りにＪＫフリップ
フロップ等様々な変形が考えられるが、本発明の主旨を
逸脱しない限り適用できることは勿論である。

次に、本発明の第三の実施例について説明する． 第５図は、本発明の第三の実施例を示す回路図である．
第５図において、受信シフトレジスタ１、同期検出部２
、並列シフトレジスタ３、および同期キャラクタ格納レ
ジスタ４は、細部を除き第１図の第一の実施例と共通で
ある。

ここで、受信シフトレジスタ１の全部の桁のフリップフ
ロッ１ＦＦＩＩ〜ＦＦ１８は、第一の例におけるＲおよ
びＳ入力に代ってＲ入力のみに初期設定信号が印加され
ている。

本実施例では、初期設定信号として、同期検出状態設定
命令信号に代り、データ処理装置から発行される、受信
開始命令信号と受信停止命令信号の組合せを用いる。

このため、受信開始命令信号でセットされ、受信停止命
令でリセットされるＲＳフリップフロップ５と、受信ク
ロック信号を１クロック分遅延させるＤフリップフロッ
プ６が、第一の実施例の回路に追加されている。

したがって、Ｄフリップフロップ６の出力が他の実施例
における同期検出状態設定命令に代る初期設定命令信号
として機能する． 以上のほかは、まったく第１図に示す第一の実施例と同
様であり、説明が重複するので細部については省略する
。

〔発明の効果〕

以上説明したように本発明によれば、受信シフトレジス
タの初期値が、全て、シフトされたことを検出した後、
受信データ中の同期信号キャラクタの検索を実行する。

したがって、前述の受信シフトレジスタの初期値、同期
信号キャラクタの内容および、ある瞬間の受信データと
の組合せにより発生する、同期信号キャラクタの誤検出
の防止が、可能となるという効果がある．その結果、通
信データ処理手順が単純化されることにより、通信デー
タ処理速度の向上が計れ、したがって、通信要時間が低
減されるとともに、装置の簡素化により、設備費用が低
減される等、本発明のもたらす効果は多大である。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
第１図で示した回路の動作タイムチャートを示す図、第
３図は本発明の第二の実施例を示す回路図、第４図は第
３図で示した回路の動作タイムチャートを示す図、第５
図は本発明の第三の実施例を示す回路図、第６図は同期
式データ通信方式における受信処理とデータ列の一例を
示す図、第７図は従来の受信制御回路の一例を示す回路
図、第８図および第９図は第７図で示した回路の動作タ
イムチャートを示す図である。 １・・・受信シフトレジスタ、２・・・同期検出部、３
・・・並列シフトレジスタ、４・・・同期キャラクタ格
納レジスタ、５・・・ＲＳフリップフロップ、６・・・
Ｄフリップフロップ、２１・・・比較器、２２・・・Ｒ
Ｓフリップフロップ、２３・・・Ｄフリップフロップ、
２４・・・カウンタ、２５・・・ＡＮＤゲート、２６・
・・Ｄフリップフロツプ、２７・・・インバータ、２８
・・・ＲＳフリップフロップ、２９・・・ＡＮＤゲート
、３０・・・カウンタ、３１・・・ＡＮＤゲート、３２
・・・Ｄフリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １、直列のディジタル符号列からなる同期式データ通信
   方式の受信データに含まれる同期信号キャラクタを検索
   し、前記同期信号キャラクタを検出した後は、前記受信
   データを予め定められた長さに分割し、並列データに変
   換する受信制御回路において、 前記受信制御回路に対する同期検出動作を設定する同期
   検出状態設定命令信号によって、予め定められた数値に
   初期設定され、前記受信制御回路の動作を同期的に行わ
   せるための受信クロック信号に同期して直列受信データ
   を順次読み込み記憶する第一の記憶手段と、前記同期信
   号キャラクタの符号を記憶する第二の記憶手段と、 前記第一の記憶手段の記憶内容と前記第二の記憶手段の
   記憶内容を比較し、一致した場合はその旨を示す出力を
   発する符号比較手段と、 前記同期検出状態設定命令信号を印加された時刻より、
   少くとも前記同期信号キャラクタの符号長の期間、前記
   符号比較手段の動作を無効にする禁止信号発生手段を備
   えることを特徴とする受信制御回路。 ２、前記第一の記憶手段は前記同期信号キャラクタの符
   号長と等しい桁数のシフトレジスタであり、前記禁止信
   号発生手段は前記同期検出状態設定命令信号によりリセ
   ットされ、前記シフトレジスタの最下位桁の出力を印加
   されてこれを前記受信クロック信号の１クロック分遅延
   させる遅延手段を含むことを特徴とする請求項１記載の
   受信制御回路。 ３、前記禁止信号発生手段は前記同期検出状態設定命令
   信号によりリセットされ、前記受信クロック信号の計数
   を行なう、少くとも前記同期信号キャラクタの符号長と
   等しいカウント長のカウンタを含むことを特徴とする請
   求項１記載の受信制御回路。 ４、前記禁止信号発生手段は前記遅延手段または前記カ
   ウンタの出力と前記符号比較手段の出力の論理積をとる
   論理積ゲートを含むことを特徴とする請求項１または２
   または３記載の受信制御回路。 ５、前記受信制御回路に対してデータ処理装置から発行
   される受信開始命令信号、受信停止命令信号を記憶する
   第三の記憶手段を備え、前記第三の記憶手段の出力信号
   は前記同期検出状態設定命令信号と同機能の信号である
   ことを特徴とする請求項１または２または３または４記
   載の受信制御回路。