JPH0511697B2 - - Google Patents
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- Publication number
- JPH0511697B2 JPH0511697B2 JP61155569A JP15556986A JPH0511697B2 JP H0511697 B2 JPH0511697 B2 JP H0511697B2 JP 61155569 A JP61155569 A JP 61155569A JP 15556986 A JP15556986 A JP 15556986A JP H0511697 B2 JPH0511697 B2 JP H0511697B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- rds
- down counter
- polarity switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
〔産業上の利用分野〕
本発明は、伝送路とのインタフエースとして用
いられる4B3T符号復号器のブロツク同期回路で
しばしば用いられる誤りパルス発生回路に関す
る。 〔従来の技術〕 4B3T符号形式のデイジタル信号の受信時にブ
ロツク同期外れを検出するための誤りパルス発生
回路として、4B3T符号の（ゼロ以外の）正極性
および負極性の符号パルスを到来順にアツプダウ
ンカウンタで計数し、この計数結果の値（ランニ
ング・デイジタル・サムという。以下では、
RDSと略記する。）が同期外れを示しているか否
かを識別して、同期外れの場合にのみパルスを発
生する回路が使用されている。 この種の誤りパルス発生回路においてRDSが
同期外れを示しているか否かを識別する回路を簡
単化して小形化、低電力化を図るために従来、特
願昭59−133067号明細書記載の誤りパルス発生回
路が提案されている。この従来の回路ではアツプ
ダウンカウンタの直前に符号パルスの極性を切換
えるための切換回路を設けることにより、同期外
れ識別回路の簡単化を実現しており、アツプダウ
ンカウンタのボロー出力端あるいはキヤリー出力
端の送出信号を誤りパルスとして用いている。 〔発明が解決しようとする問題点〕 上述した従来の誤りパルス発生回路は、２つの
誤りパルス出力端すなわちアツプダウンカウンタ
のボローおよびキヤリーの両出力端からそれぞれ
異なつたタイミングで誤りパルスを発生する。こ
のような二つの誤りパルスから同期外れの状態の
タイムスロツトを正しく特定する誤りパルスを得
るようにして回路の汎用性を図る一方法として、
両出力端にゲート回路などから成る出力回路を付
加接続することが考えられるが、構成が複雑な出
力回路全体の規模が大形化し且つ消費出力も増大
するという問題がある。 本発明の目的は、上述の問題点を解決し簡単な
構成をもつ出力回路を付加して同期外れの状態に
なるタイムスロツトを特定できるようにした誤り
パルス発生回路を提供することにある。 〔問題点を解決するための手段〕 本発明の回路は、両極性を有するパルス列の正
および負の２つに分離されたパルス状の２入力信
号を受けて該２入力信号を制御入力信号に応じて
切換えた上でそれぞれ出力するパルス極性切換回
路と、該パルス極性切換回路の２つの出力パルス
のうちの一方をカウントアツプ用とし他の一方を
カウントダウン用として受けて４つのカウント値
を出力する第１のアツプダウンカウンタと、該第
１のアツプダウンカウンタのキヤリー端子および
ボロー端子の送出信号をそれぞれカウントアツプ
用およびカウントダウン用として受けて１つのカ
ウント値を出力する第２のアツプダウンカウンタ
と、前記第１のアツプダウンカウンタの４つの出
力を受けて前記パルス極性切換回路の極性切換え
を制御する切換時点とRDSのはみ出し値とを検
出するRDS検出回路と、該RDS検出回路により
検出された出力を受けて前記パルス極性切換回路
へ前記制御入力信号を与えるとともに前記第１お
よび第２のアツプダウンカウンタへロード入力を
与えるRDS制御回路とを備え、前記第２のアツ
プダウンカウンタの前記カウント値を誤りパルス
として出力する。 〔実施例〕 次に、本発明について図面を参照して説明す
る。 第１図は本発明の一実施例を示すブロツク図で
ある。本実施例は、従来の回路（特昭願59−
133067号明細書記載の誤りパルス発生回路）にお
けるアツプダウンカウンタ２−１に対し、更に１
段のアツプダウンカウンタ２−２を出力回路とし
て付加接続した構成をもつ。すなわち、アツプダ
ウンカウンタ２−１のキヤリー出力端Ｃおよびボ
ロー出力端Ｂの送出信号をそれぞれ、アツプダウ
ンカウンタ２−２のアツプカウント入力端Ｕおよ
びダウンカウント入力端Ｄに導いてあり、アツプ
ダウンカウンタ２−２の出力端Q5の送出信号を
誤りパルスとして出力する。RDS検出部３ｄは
アツプダウンカウンタ２−１が二進化十進
（BCD）形式の場合に使用する。 第２図は本実施例中のRDS検出部の他の構成
例を示す回路図であり、アツプダウンカウンタ２
−１が二進形式の場合に使用するRDS検出部３
ｂの構成例を示す。 第１表は、BCD形式のアツプダウンカウンタ
２−１を使用した場合におけるRDSとカウント
値（すなわちカウンタ出力）との対応関係を示
す。また、第２表は、二進形式のアツプダウンカ
ウンタ２−１を使用した場合のRDSとカウント
値との対応関係を示す。
いられる4B3T符号復号器のブロツク同期回路で
しばしば用いられる誤りパルス発生回路に関す
る。 〔従来の技術〕 4B3T符号形式のデイジタル信号の受信時にブ
ロツク同期外れを検出するための誤りパルス発生
回路として、4B3T符号の（ゼロ以外の）正極性
および負極性の符号パルスを到来順にアツプダウ
ンカウンタで計数し、この計数結果の値（ランニ
ング・デイジタル・サムという。以下では、
RDSと略記する。）が同期外れを示しているか否
かを識別して、同期外れの場合にのみパルスを発
生する回路が使用されている。 この種の誤りパルス発生回路においてRDSが
同期外れを示しているか否かを識別する回路を簡
単化して小形化、低電力化を図るために従来、特
願昭59−133067号明細書記載の誤りパルス発生回
路が提案されている。この従来の回路ではアツプ
ダウンカウンタの直前に符号パルスの極性を切換
えるための切換回路を設けることにより、同期外
れ識別回路の簡単化を実現しており、アツプダウ
ンカウンタのボロー出力端あるいはキヤリー出力
端の送出信号を誤りパルスとして用いている。 〔発明が解決しようとする問題点〕 上述した従来の誤りパルス発生回路は、２つの
誤りパルス出力端すなわちアツプダウンカウンタ
のボローおよびキヤリーの両出力端からそれぞれ
異なつたタイミングで誤りパルスを発生する。こ
のような二つの誤りパルスから同期外れの状態の
タイムスロツトを正しく特定する誤りパルスを得
るようにして回路の汎用性を図る一方法として、
両出力端にゲート回路などから成る出力回路を付
加接続することが考えられるが、構成が複雑な出
力回路全体の規模が大形化し且つ消費出力も増大
するという問題がある。 本発明の目的は、上述の問題点を解決し簡単な
構成をもつ出力回路を付加して同期外れの状態に
なるタイムスロツトを特定できるようにした誤り
パルス発生回路を提供することにある。 〔問題点を解決するための手段〕 本発明の回路は、両極性を有するパルス列の正
および負の２つに分離されたパルス状の２入力信
号を受けて該２入力信号を制御入力信号に応じて
切換えた上でそれぞれ出力するパルス極性切換回
路と、該パルス極性切換回路の２つの出力パルス
のうちの一方をカウントアツプ用とし他の一方を
カウントダウン用として受けて４つのカウント値
を出力する第１のアツプダウンカウンタと、該第
１のアツプダウンカウンタのキヤリー端子および
ボロー端子の送出信号をそれぞれカウントアツプ
用およびカウントダウン用として受けて１つのカ
ウント値を出力する第２のアツプダウンカウンタ
と、前記第１のアツプダウンカウンタの４つの出
力を受けて前記パルス極性切換回路の極性切換え
を制御する切換時点とRDSのはみ出し値とを検
出するRDS検出回路と、該RDS検出回路により
検出された出力を受けて前記パルス極性切換回路
へ前記制御入力信号を与えるとともに前記第１お
よび第２のアツプダウンカウンタへロード入力を
与えるRDS制御回路とを備え、前記第２のアツ
プダウンカウンタの前記カウント値を誤りパルス
として出力する。 〔実施例〕 次に、本発明について図面を参照して説明す
る。 第１図は本発明の一実施例を示すブロツク図で
ある。本実施例は、従来の回路（特昭願59−
133067号明細書記載の誤りパルス発生回路）にお
けるアツプダウンカウンタ２−１に対し、更に１
段のアツプダウンカウンタ２−２を出力回路とし
て付加接続した構成をもつ。すなわち、アツプダ
ウンカウンタ２−１のキヤリー出力端Ｃおよびボ
ロー出力端Ｂの送出信号をそれぞれ、アツプダウ
ンカウンタ２−２のアツプカウント入力端Ｕおよ
びダウンカウント入力端Ｄに導いてあり、アツプ
ダウンカウンタ２−２の出力端Q5の送出信号を
誤りパルスとして出力する。RDS検出部３ｄは
アツプダウンカウンタ２−１が二進化十進
（BCD）形式の場合に使用する。 第２図は本実施例中のRDS検出部の他の構成
例を示す回路図であり、アツプダウンカウンタ２
−１が二進形式の場合に使用するRDS検出部３
ｂの構成例を示す。 第１表は、BCD形式のアツプダウンカウンタ
２−１を使用した場合におけるRDSとカウント
値（すなわちカウンタ出力）との対応関係を示
す。また、第２表は、二進形式のアツプダウンカ
ウンタ２−１を使用した場合のRDSとカウント
値との対応関係を示す。
【表】
以上説明したように本発明には、簡単な構成を
もつ出力回路を付加して同期外れのRDSとなる
タイムスロツトを特定できるようにした誤りパル
ス発生回路を実現できるという効果がある。
もつ出力回路を付加して同期外れのRDSとなる
タイムスロツトを特定できるようにした誤りパル
ス発生回路を実現できるという効果がある。
第１図および第２図は本発明の実施例を示すブ
ロツク図、第３図は本発明の実施例の動作を説明
するためのタイミング図である。 １……パルス極性切換部、２−１，２−２……
アツプダウンカウンタ、３……RDS検出部、４
……RDS制御部、５……初期RDS設定部。
ロツク図、第３図は本発明の実施例の動作を説明
するためのタイミング図である。 １……パルス極性切換部、２−１，２−２……
アツプダウンカウンタ、３……RDS検出部、４
……RDS制御部、５……初期RDS設定部。
Claims (1)
- １ 両極性を有するパルス列の正および負の２つ
に分離されたパルス状の２入力信号を受けて該２
入力信号を制御入力信号に応じて切換えた上でそ
れぞれ出力するパルス極性切換回路と、該パルス
極性切換回路の２つの出力パルスのうちの一方を
カウントアツプ用とし他の一方をカウントダウン
用として受けて４つのカウント値を出力する第１
のアツプダウンカウンタと、該第１のアツプダウ
ンカウンタのキヤリー端子およびボロー端子の送
出信号をそれぞれカウントアツプ用およびカウン
トダウン用として受けて１つのカウント値を出力
する第２のアツプダウンカウンタと、前記第１の
アツプダウンカウンタの４つの出力を受けて前記
パルス極性切換回路の極性切換えを制御する切換
時点とランニング・デイジタル・サム（RDS）
のはみ出し値とを検出するRDS検出回路と、該
RDS検出回路により検出された出力を受けて前
記パルス極性切換回路へ前記制御入力信号を与え
るとともに前記第１および第２のアツプダウンカ
ウンタへロード入力を与えるRDS制御回路とを
備え、前記第２のアツプダウンカウンタの前記カ
ウント値を誤りパルスとして出力することを特徴
とする誤りパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155569A JPS6310843A (ja) | 1986-07-01 | 1986-07-01 | 誤りパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155569A JPS6310843A (ja) | 1986-07-01 | 1986-07-01 | 誤りパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310843A JPS6310843A (ja) | 1988-01-18 |
| JPH0511697B2 true JPH0511697B2 (ja) | 1993-02-16 |
Family
ID=15608908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155569A Granted JPS6310843A (ja) | 1986-07-01 | 1986-07-01 | 誤りパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310843A (ja) |
-
1986
- 1986-07-01 JP JP61155569A patent/JPS6310843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310843A (ja) | 1988-01-18 |
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