JPS6251852A - 伝送路切替装置 - Google Patents
伝送路切替装置Info
- Publication number
- JPS6251852A JPS6251852A JP19258785A JP19258785A JPS6251852A JP S6251852 A JPS6251852 A JP S6251852A JP 19258785 A JP19258785 A JP 19258785A JP 19258785 A JP19258785 A JP 19258785A JP S6251852 A JPS6251852 A JP S6251852A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- data
- terminal
- counter
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主と副となる2つの糸路をもつ伝送路の一方
を適宜に切替えて使う伝送路切替装置に関する。
を適宜に切替えて使う伝送路切替装置に関する。
(発明の技術的背景とその問題点)
従来、この種装置の一例として第3図に表わす手段があ
る。
る。
伝送線の1lli線等に備え、主伝送路1と副伝送路2
を設け、平常時はつねに主伝送路1を使ってデータを受
信するようにしである。
を設け、平常時はつねに主伝送路1を使ってデータを受
信するようにしである。
すなわち、3は主伝送路1の受信装置で、ここで主伝送
路1を伝送してデジタル信号のデータは、ゲート10を
経由して内部機器14へ伝送される。
路1を伝送してデジタル信号のデータは、ゲート10を
経由して内部機器14へ伝送される。
5はクロックでカウンタ6.7のCLK端子へ常時一定
聞隔でパルスを送り込んでいる。また、受信装置3が受
は入れたデータ受信信号はカウンタ6のCL K E子
とフリップフロップ8のセット端子Sへ加えられる。そ
こで、主伝送路1におけるデータ受信信号が正常である
限り、クロック5によりカウンタ6に計数された計数値
はつねにデータ受信信号によりリセットされ、カウンタ
6はオーバーフロー出力(切替信号)がQ。端子から7
リツプフロツプ8のリセット端子Rへ加えられることは
なく、フリップフロップ8はQ端子から出力し、ゲート
10を導通状態にさせている。なお、データ受信信号が
受信装置3から後方へ送出されているので、フリップフ
ロップ8はセット状態を継続する。
聞隔でパルスを送り込んでいる。また、受信装置3が受
は入れたデータ受信信号はカウンタ6のCL K E子
とフリップフロップ8のセット端子Sへ加えられる。そ
こで、主伝送路1におけるデータ受信信号が正常である
限り、クロック5によりカウンタ6に計数された計数値
はつねにデータ受信信号によりリセットされ、カウンタ
6はオーバーフロー出力(切替信号)がQ。端子から7
リツプフロツプ8のリセット端子Rへ加えられることは
なく、フリップフロップ8はQ端子から出力し、ゲート
10を導通状態にさせている。なお、データ受信信号が
受信装置3から後方へ送出されているので、フリップフ
ロップ8はセット状態を継続する。
ところで、主伝送路1が断線障碍が発生したとする。
受信装置3はデータ受信信号を後方へ送出できないので
、カウンタ6はクロック5でたちまちオーバーフローし
端子Q。から切替信号をフリップフロップ8のリセット
端子Rへ出力し、そのQ出力を停止させ、ゲート10を
不導通にさせる。
、カウンタ6はクロック5でたちまちオーバーフローし
端子Q。から切替信号をフリップフロップ8のリセット
端子Rへ出力し、そのQ出力を停止させ、ゲート10を
不導通にさせる。
そのとき、副伝送路2から受信装置4に受は入れられた
データ受信信号は後方へ送られカウンタ7のCLK端子
へ入り、カウンタ7のCLK端子へのクロック5の計数
をリセットし、オーバーフローしたときの切替信号をフ
リップフロップ9のR端子へ出さないので、フリップフ
ロップ9は受信装置4からのデータ受信信号のS端子へ
の入力により出力Qを出す。
データ受信信号は後方へ送られカウンタ7のCLK端子
へ入り、カウンタ7のCLK端子へのクロック5の計数
をリセットし、オーバーフローしたときの切替信号をフ
リップフロップ9のR端子へ出さないので、フリップフ
ロップ9は受信装置4からのデータ受信信号のS端子へ
の入力により出力Qを出す。
ところで、フリップ7Oツブ8はQ端子からの出力を出
していないから、インバータ12には入力がなく出力が
あり、さきのフリップフロップ9からのQの出力とあわ
せてアンドゲート(論]!I!W4>13が出力し、ゲ
ート11を導通させ、副伝送路2から受は入れられるデ
ータ受信信号は後方のゲート11を介して内部機器14
へ送られる。
していないから、インバータ12には入力がなく出力が
あり、さきのフリップフロップ9からのQの出力とあわ
せてアンドゲート(論]!I!W4>13が出力し、ゲ
ート11を導通させ、副伝送路2から受は入れられるデ
ータ受信信号は後方のゲート11を介して内部機器14
へ送られる。
そして、主伝送路1の断線が回復すると、ゲート10が
ゲート11が不導通となり、平常状態に復帰する。
ゲート11が不導通となり、平常状態に復帰する。
つまり、この従来例は、伝送線断線等に備え、主伝送路
1と副伝送路2を設け、受信V;を置3.4に有効なデ
ータを受は取ったことを示すデータ受信信号によって、
カウンタ6.7をリセットする構成とし、有効なデータ
がこない時間で計測し、一定時間以上有効なデータを受
信しない場合、故障と判断して切替信号を発生し、伝送
路の切替を行う。また、送信側の不良の、場合、送信側
不良箇所をとり除いた場合、回復するようにする。
1と副伝送路2を設け、受信V;を置3.4に有効なデ
ータを受は取ったことを示すデータ受信信号によって、
カウンタ6.7をリセットする構成とし、有効なデータ
がこない時間で計測し、一定時間以上有効なデータを受
信しない場合、故障と判断して切替信号を発生し、伝送
路の切替を行う。また、送信側の不良の、場合、送信側
不良箇所をとり除いた場合、回復するようにする。
しかしながら、この構成では、伝送線の接触不良時のよ
うな、データ断が断続的に発生する場合、切替、復帰を
くり返し、誤データとなるおそれがある。
うな、データ断が断続的に発生する場合、切替、復帰を
くり返し、誤データとなるおそれがある。
ここにおいて本発明は、従来例の難点を克服し、伝送路
における断続的なデータ断では切替、復帰の応動をしな
い伝送路切替装置を提供することを、その目的とする。
における断続的なデータ断では切替、復帰の応動をしな
い伝送路切替装置を提供することを、その目的とする。
本発明は、上記目的を達成するために、従来手段では切
替、回復がひんばんに起る可能性があるので、その回復
条件を厳しくすることによって、 切替、回復にヒステリシスを持たせる ようにした伝送路切替装置である。
替、回復がひんばんに起る可能性があるので、その回復
条件を厳しくすることによって、 切替、回復にヒステリシスを持たせる ようにした伝送路切替装置である。
本発明の一実施例における回路構成を表わすブロック図
を第1図に示す。
を第1図に示す。
すべての図面において同一符号は同一もしくは相当部分
を表わず。
を表わず。
本発明に適用される伝送データの態様を第2図に示す。
nチャンネル(以下、このチャンネルをchと記す)分
のデータを送る場合に、送信側ではOchから順次1c
h、2ch・・・・・・、nChと送信し、Ochから
nchまでを1フレームとする。
のデータを送る場合に、送信側ではOchから順次1c
h、2ch・・・・・・、nChと送信し、Ochから
nchまでを1フレームとする。
アドレスは送らないため、各フレーム間にリセット信号
を送る。
を送る。
しかして、本発明はカウンタ6.7の外に、おのおのカ
ウンタ61,71を受信613.4とフリップフロップ
8,9のセット端子Sの間に配設し、受信装置3,4に
おいて受信したフレーム信号(つまり、1フレーム毎に
設けられたリセット時間の空白を表わすリセット信号)
をカウンタ61.71のCLK端子に受は入れ、それら
カウンタ61.71のCLK端子にはカウンタ6.7の
オーバーフロー出力を導入し、かつこれらカウンタ61
.71の出力端子Qmからオーバーフロー出力が7リツ
プフロツブ8.9のセット端子Sへ与えるようにしであ
る。
ウンタ61,71を受信613.4とフリップフロップ
8,9のセット端子Sの間に配設し、受信装置3,4に
おいて受信したフレーム信号(つまり、1フレーム毎に
設けられたリセット時間の空白を表わすリセット信号)
をカウンタ61.71のCLK端子に受は入れ、それら
カウンタ61.71のCLK端子にはカウンタ6.7の
オーバーフロー出力を導入し、かつこれらカウンタ61
.71の出力端子Qmからオーバーフロー出力が7リツ
プフロツブ8.9のセット端子Sへ与えるようにしであ
る。
カウンタ6.7の動作については、従来どうりである。
したがって、主伝送路1から連続して受信装置3へ受は
入れられている限り、カウンタ6のオーバーフロー出力
がQ。端子から出ることがない。
入れられている限り、カウンタ6のオーバーフロー出力
がQ。端子から出ることがない。
一方、アドレスカウンタ61はフレーム信号が継続して
そのCLK端子へ入力され、かつCLK端子へのリセッ
ト信号は入らないから、オーバーフロー出力はQIl[
子からフリップフロップ8のセット端子Sへ出力され、
ゲート10は導通状態を続ける。
そのCLK端子へ入力され、かつCLK端子へのリセッ
ト信号は入らないから、オーバーフロー出力はQIl[
子からフリップフロップ8のセット端子Sへ出力され、
ゲート10は導通状態を続ける。
そして、主伝送路1からのデータの受信が断つと、カウ
ンタ6はオーバーフロー出力を端子Q。
ンタ6はオーバーフロー出力を端子Q。
から送出し、アドレスカウンタ61をリセットしてその
オーバーフロー出力は端子Q、から出ず、フリップフロ
ップ8はQ端子からの出力を送出せず、ゲート10は不
導通となり、ゲート11が導通し副伝送路2からのデー
タが内部機器14へ受は入れる。
オーバーフロー出力は端子Q、から出ず、フリップフロ
ップ8はQ端子からの出力を送出せず、ゲート10は不
導通となり、ゲート11が導通し副伝送路2からのデー
タが内部機器14へ受は入れる。
ところで、主伝送路1が僅かの時間、たとえばデータの
フレーム数m個受は入れたとぎに、再度データの受けい
れが断たれたさいは、アドレスカウンタ61のオーバー
フロー出力はQ、端子から出ることはなく、ゲート10
は不導通、ゲート11は導通を続けるようにしである。
フレーム数m個受は入れたとぎに、再度データの受けい
れが断たれたさいは、アドレスカウンタ61のオーバー
フロー出力はQ、端子から出ることはなく、ゲート10
は不導通、ゲート11は導通を続けるようにしである。
つまりアドレスカウンタ61のオーバーフローはmより
多いnを設定している。
多いnを設定している。
すなわち、受信側では、データ数をアドレスカウンタ6
1.71でカウントすることによってアドレスを発生さ
せ、リセット信号でアドレスカウンタ61.71をリセ
ットしている。このため、アドレスカウンタ61.71
のCLK計数から、n番目データが受は取られたことを
知ることができ、送られた状態の数をカウントし、あら
かじめ定めた数のフレームが完全に送られた状態を検出
し回復を行なう。
1.71でカウントすることによってアドレスを発生さ
せ、リセット信号でアドレスカウンタ61.71をリセ
ットしている。このため、アドレスカウンタ61.71
のCLK計数から、n番目データが受は取られたことを
知ることができ、送られた状態の数をカウントし、あら
かじめ定めた数のフレームが完全に送られた状態を検出
し回復を行なう。
このように、従来は1フレーム中の1つのchが連続し
て受は入れられれば回復させていたのが、本発明ではデ
ータの受は入れにヒステリシスを持たせ、数(n)フレ
ーム引き続くことにより、初めて復帰を行なうようにし
た手段をそなえる。
て受は入れられれば回復させていたのが、本発明ではデ
ータの受は入れにヒステリシスを持たせ、数(n)フレ
ーム引き続くことにより、初めて復帰を行なうようにし
た手段をそなえる。
なお、副伝送路2の受信側についても全く同様な動作を
行なうことは明白である。
行なうことは明白である。
かくして本発明によれば、データを受は入れる伝送路の
回復条件を厳しくすることから発生する。
回復条件を厳しくすることから発生する。
不必要な伝送路の切苔、回復動作を避けることができ、
伝送データの信頼性を著しく高め、当該分野に寄与する
ところ大きい。
伝送データの信頼性を著しく高め、当該分野に寄与する
ところ大きい。
第1図は本発明の一実施例における回路構成を表わすブ
ロック図、第2図は受信する伝送データの態様図、第3
図は従来例の説明図である。 1・・・主伝送路、2・・・副伝送路、3.4・・・受
信装置、5・・・クロック、6.7.61.71・・・
カウンタ、8.9・・・フリップフロップ、10.11
・・・ゲ−l−112・・・インバータ(否定回路)、
13・・・アンドゲート(論理積回路)、14・・・内
部機器。
ロック図、第2図は受信する伝送データの態様図、第3
図は従来例の説明図である。 1・・・主伝送路、2・・・副伝送路、3.4・・・受
信装置、5・・・クロック、6.7.61.71・・・
カウンタ、8.9・・・フリップフロップ、10.11
・・・ゲ−l−112・・・インバータ(否定回路)、
13・・・アンドゲート(論理積回路)、14・・・内
部機器。
Claims (1)
- 【特許請求の範囲】 1、伝送路は主、副の2系路をもち、 主伝送路において、 一定時間有効なデータを受信しない場合に故障と判断す
る手段と、 副伝送路にデータの流れを切り替える手段とを設けた故
障検出機能と、 データの一連の各チャンネルからなるフレームのフレー
ム数をカウントする手段と、 あらかじめ定めた数のフレームが伝送された場合に、故
障回復として主伝送路にデータの流れを回復させる手段
と をそなえた復帰機能と、 を具備することを特徴とする伝送路切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19258785A JPS6251852A (ja) | 1985-08-31 | 1985-08-31 | 伝送路切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19258785A JPS6251852A (ja) | 1985-08-31 | 1985-08-31 | 伝送路切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251852A true JPS6251852A (ja) | 1987-03-06 |
Family
ID=16293758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19258785A Pending JPS6251852A (ja) | 1985-08-31 | 1985-08-31 | 伝送路切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344951U (ja) * | 1989-09-07 | 1991-04-25 | ||
| JPH03112235A (ja) * | 1989-09-26 | 1991-05-13 | Nec Corp | 光ループ式伝送路のループバック方式 |
| JPH05504665A (ja) * | 1990-01-04 | 1993-07-15 | コーデックス・コーポレイション | モデムのための自動データ回復 |
-
1985
- 1985-08-31 JP JP19258785A patent/JPS6251852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344951U (ja) * | 1989-09-07 | 1991-04-25 | ||
| JPH03112235A (ja) * | 1989-09-26 | 1991-05-13 | Nec Corp | 光ループ式伝送路のループバック方式 |
| JPH05504665A (ja) * | 1990-01-04 | 1993-07-15 | コーデックス・コーポレイション | モデムのための自動データ回復 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4851710A (en) | Metastable prevent circuit | |
| EP0090019B1 (en) | Multiple source clock encoded communications error detection circuit | |
| JPH07177130A (ja) | エラーカウント回路 | |
| US4700357A (en) | Synchronizing stage for the acquisition of a synchronizing signal having low jitter from a biternary data sequence | |
| US3048819A (en) | Detection and measurement of errors in pulse code trains | |
| KR100208292B1 (ko) | Ipc의 이중화 버스 클럭 감시 회로 | |
| JPS6251852A (ja) | 伝送路切替装置 | |
| US5003308A (en) | Serial data receiver with phase shift detection | |
| US4962509A (en) | Code violation detection circuit for use in AMI signal transmission | |
| US4975594A (en) | Frequency detector circuit | |
| US4078153A (en) | Clock signal and auxiliary signal transmission system | |
| EP0479607B1 (en) | Method and arrangement for detecting framing bit sequence in digital data communications system | |
| US3475556A (en) | Regenerative telegraph repeater | |
| JPH05160795A (ja) | ビット誤り率監視回路 | |
| JPS6239866B2 (ja) | ||
| SU720779A1 (ru) | Цифровой частотный детектор | |
| JP2993166B2 (ja) | 同期不良検出回路 | |
| SU1042184A1 (ru) | Резервированное пересчетное устройство | |
| JPH0450777B2 (ja) | ||
| JP3469710B2 (ja) | クロック監視装置 | |
| KR0135335B1 (ko) | 디에스3(ds3)통신 시스템에서의 경보표시신호(ais)검출회로 | |
| SU1298750A1 (ru) | Устройство дл обнаружени сост заний в синхронизируемых дискретных блоках | |
| SU1282142A1 (ru) | Многоканальное устройство дл сопр жени | |
| KR0126091B1 (ko) | 경보표시신호(ais) 송출 제어 장치 | |
| JP2774318B2 (ja) | 伝送制御信号検出装置およびその制御方法 |