JPH0511981A - 乗算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 乗算結果を丸め処理し、その結果を次の乗算
に使用する繰り返し乗算を行う乗算処理装置を、少ない
素子数でしかも高速になるよう実現すること。 【構成】 乗数回路２０７において、最下位グループの
乗数リコード回路の基本単位１０１への下位からの桁上
げＣ_j-1 として、０値生成回路１０５出力又は丸め桁上
げ生成回路１０６の出力値どちらかを選択して採用す
る。そして乗数リコード回路のリコード値と被乗数との
部分積を生成加算して丸め桁上げ生成回路１０６に入力
することにより、高速繰り返し乗算を行うようにしてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ化に好適な高速
乗算処理装置に関するものであり、特に乗数をリコード
して部分積を生成する乗算処理装置に関するものであ
る。

【０００２】

【従来の技術】乗算結果を丸め処理することによって精
度のよい繰り返し乗算が可能である。例えば、乗算結果
を次の乗算のオペランドとして取り込む繰り返し乗算を
考える。このとき乗数入力可能な桁数がｎ桁であるとす
ると、乗算結果はｎ桁以上になる。ｎ桁以上の乗算結果
をｎ桁で切り捨てて、次の乗算のオペランドとして入力
すると、入力オペランド値は切り捨てられる前の乗算結
果と比べて、切り捨てられたオペランドの最下位桁の重
みを１とすれば、１未満の誤差が出て来る。これに対し
て最近接丸め処理を実行し、オペランドとして入力する
場合、誤差は最大１／２になる。即ち最近接丸め処理を
した場合には、次の乗算に入力されるオペランドが切り
捨てる場合に比べより正確になるため、精度のよい繰り
返し乗算が可能になる。

【０００３】以下に、乗算毎に丸め処理を実行する繰り
返し乗算を実現するための従来例について述べる。従来
用いられていた、各乗算毎に丸め処理を実行する繰り返
し乗算処理装置のブロック図を図９に示す。９０１は選
択ラッチ、９０２、９０３、９０４、９０５はそれぞれ
ラッチであって、二相クロックｐｈ１，ｐｈ２により動
作する。９０６は、選択ラッチ９０１にラッチされた２
進数の乗数を下位桁より２ビットずつの集合に分割し、
各々の集合を−２から２までの値にリコードする２ビッ
トブースリコード回路である。９０７は、ラッチ９０２
にラッチされた被乗数と２ビットブースリコード回路９
０６より出力されたリコード値とを用い、部分積を生成
加算し、加算結果を例えば冗長２進数の中間結果の形で
ラッチ９０３に出力する部分積生成加算回路である。９
０８は、冗長２進数から２進数に変換する２進数変換回
路である。９０９は、２進数変換回路９０８によって２
進数に変換された乗算結果をある桁までに丸め処理する
丸め処理回路である。

【０００４】図９に述べた乗算処理装置を用い、例えば
（１）式に示すような乗算を実行する。 Ｐ_n ＝Ｐ_n-1 ×Ｑ_n-1 ・・・（１） 最初に、Ｐ_n-1 は、乗数として選択ラッチ９０１に入力
され、Ｑ_n-1 は、被乗数としてラッチ９０２に入力され
る。（１）式に示される乗算は、２ビットブースリコー
ド回路９０６、部分積生成加算回路９０７を通り、冗長
２進数の中間結果としてラッチ９０３に取り込まれる。
次のサイクルでは、この中間結果をラッチ９０４でラッ
チし、２進数変換回路９０８で２進数に変換する。その
後、丸め処理回路９０９である桁までに丸め処理され、
ラッチ９０５に入力される。そして、次のサイクルで丸
め処理された結果は選択ラッチ９０１に入力され、次の
乗算Ｐ_n ×Ｑ_n を実行する。この時、ラッチ９０２に
は、データＱ_n が取り込まれているものとする。すなわ
ち、従来の乗算毎に丸め処理を実行する繰り返し乗算に
おいては、乗算毎に、２進数変換回路９０８と、丸め処
理回路９０９を使用していた。

【０００５】次に、ある定数Ａから乗数を減算した値と
被乗数を乗算し、乗算結果を次の乗算の乗数とする繰り
返し乗算を行う従来例について説明する。図１０は、従
来用いられていた乗算処理装置である。図１０の中で、
図９に使用されているブロックと同じブロックは同じ番
号にしてある。１００１は、選択ラッチ９０１によって
選択された数値をある定数Ａから減算する減算回路であ
る。

【０００６】以下に、図１０に示す乗算処理装置を用
い、（２）式に示す、繰り返し乗算を実行する時の動作
について説明する。 Ｐ_n ＝（Ａ−Ｐ_n-1 ）×Ｑ_n-1 ・・・（２） 第１のサイクルでは、Ｐ_n-1 は、乗数として選択ラッチ
９０１に入力され、減算回路１００１で（Ａ−Ｐ_n-1 ）
が実行され、２ビットブースリコード回路９０６に入力
される。一方Ｑ_n-1 は被乗数としてラッチ９０２に入力
され、部分積生成加算回路９０７で、乗数リコード値を
使用し部分積の生成加算が実行され、例えば冗長２進数
の中間結果を生成する。この中間結果は、ラッチ９０３
に取り込まれる。第２サイクルでは、この中間結果をラ
ッチ９０４でラッチし、２進数変換回路９０８で２進数
に変換する。そして丸め処理回路９０９によって有効桁
で丸め処理を行い、２進数乗算結果（（Ａ−Ｐ_n-1 ）×
Ｑ_n-1 ）をラッチ９０５にラッチする。第３サイクルで
は、選択ラッチ９０１は前のサイクルの乗算結果を選択
し、第１サイクルと同様に乗算を実行する。この後、第
２サイクル、第３サイクルの動作を繰り返して、第ｎサ
イクル目（ｎは偶数）において、２進数乗算結果を出力
する。

【０００７】以上述べたように、ある定数Ａから乗数を
減算した値と被乗数とを乗算し、乗算結果を次の乗算の
乗数とする繰り返し乗算においては、乗算毎に、定数か
ら乗数を減算する減算回路を使用していた。

【０００８】また、図１３は従来用いられていた、ある
定数Ａから前の乗算により得られた中間積（冗長２進
数）を減算した値と被乗数を乗算する繰り返し乗算処理
装置のブロック図である。１３０１は冗長２進数と乗数
を選択し、クロックｐｈ１でラッチする選択ラッチであ
る。１３０２、１３０３、１３０４、１３０５はそれぞ
れクロックｐｈ１、ｐｈ２で動作するラッチである。１
３０６は冗長２進数２ビットブースリコード回路１３０
７の出力値とラッチ１３０２の出力をもとに部分積を生
成し加算し、冗長２進数形の中間積を出力する部分積生
成回路である。１３０７は冗長２進数加減算回路１３１
０の出力値を下位から２桁づつグループ化し、それぞれ
−２〜２までの値にリコードする冗長２進数２ビットブ
ースリコード回路である。１３０８はラッチ１３０４か
ら出力される冗長２進数中間積を２進数の乗算結果に変
換する２進数変換回路である。１３０９は、２進数変換
回路１３０８から出力された乗算結果を丸め処理し正規
化する丸め処理回路である。１３１０は、選択ラッチ１
３０１でラッチされた冗長２進数値とある定数Ａを冗長
２進数加算する冗長２進数加減算回路である。但し、冗
長２進数加減算回路１３１０に２進数が入力された場合
は、ある定数Ａは０にセットされるものとする。

【０００９】次に、図１３に示される乗算処理装置を用
いて、ある定数Ａから前の乗算により得られた中間積
（冗長２進数）を減算した値と被乗数を乗算する動作に
ついて説明する。（２）式において、Ｐ_n-1 は前のサイ
クルで乗算の結果得られた冗長２進数形の中間結果であ
る。この中間結果は選択ラッチ１３０１により冗長２進
数加減算回路１３１０に入力される。合わせて、冗長２
進数加減算回路１３１０のもう片方の入力値としてある
定数Ａが入力される。ここで、（２）式における（Ａ−
Ｐ_n-1 ）が実行される。また同時に、ラッチ１３０２に
は被乗数Ｑ_n-1 が入力され、乗算（Ａ−Ｐ_n-1 ）×Ｑ
_n-1 が実行される。

【００１０】以上述べた、前のサイクルで乗算結果を中
間結果の形で繰り返し乗算する乗算処理装置において
は、ある定数Ａから前のサイクルの乗算結果を減算する
ために冗長２進数加算回路が必要になっていた。このた
め、乗算の実行速度が遅くなり、またハードウェア量が
多くなるという問題があった。

【００１１】以上３つの従来例では、中間結果は符号付
きディジット数の１つである冗長２進数の場合に付いて
述べたが、桁上げ保存の形で中間結果を出力するような
乗算回路や高基数を扱った繰り返し乗算回路において
も、同様な構成となる。

【００１２】

【発明が解決しようとする課題】従来の乗算毎に丸め処
理を実行する繰り返し乗算処理装置においては、上記し
たように、乗算毎に２進数変換回路と丸め処理回路を使
用して、中間結果を２進数変換し丸め処理をしなくては
ならない。そのため繰り返し乗算速度が遅く、回路規模
も大きくなり、更には、消費電力も増大するという問題
があった。また、ある定数Ａから乗数を減算した値と被
乗数を乗算し、乗算結果を次の乗算の乗数とする従来の
繰り返し乗算においては、上記したように、乗算毎に減
算回路を使用して、定数から乗算結果を減算しなくては
ならない。従って繰り返し乗算速度が遅く、回路規模も
大きくなり、更には消費電力も増大するという問題があ
った。

【００１３】本発明は、上記従来の問題を解決し、高速
で、回路規模が小さく、しかも消費電力の少ない繰り返
し乗算に適した乗算処理装置を提供することを目的とす
るものである。

【００１４】

【課題を解決するための手段】本願の請求項１の発明
は、基数ΥのＭ桁の数値をＮ桁の連続した集合に分割し
（Ｍ＞＝Ｎ）、該集合を入力とし、該集合の数値Ｚｇ_i
をＺｇ_i ＝Ｃ_i ×Υ^N ＋Ｓ_i に従い中間和Ｓ_i と中間桁
上げＣ_i に分割する複数の中間和中間桁上げ生成手段、
中間和Ｓ_i と１つ下位の集合からの中間桁上げＣ_i-1 を
加算するリコード値生成手段を有するリコード回路と、
中間桁上げＣ_i と同じフォーマットの１つ以上の数値の
中から１つを選択し、選択された値をリコード値生成手
段の１つ下位集合からの中間桁上げＣ_i-1 として入力す
る選択回路と、リコード値生成手段より出力されるリコ
ード値に基づき被乗数との部分積を生成加算してリコー
ド回路に出力する部分積生成加算回路と、を具備するこ
とを特徴とするものである。

【００１５】本願の請求項６の発明は、請求項１の乗算
処理装置において、中間和中間桁上げ生成手段は、基数
２の符号付きディジット数を２桁の連続した集合に分割
し、該集合の上位桁が１であるという信号Ｑ_i と一つ下
位集合からの信号Ｑ_i-1 を使用し、該集合値Ｚｇ_i をＺ
ｇ_i ＝４×Ｃ_i ＋Ｓ_i に従い、中間和Ｓ_i 、中間桁上げ
Ｃ_i に分割し、さらにＲ_i ＝Ｓ_i ＋Ｑ_i-1 ，Ｂ_i ＝Ｃ_i
＋Ｑ_i バーに従い第２の中間和Ｒ_i 、第２の中間桁上げ
Ｂ_i を生成するものであり、リコード値生成手段は、第
２の中間和Ｒ_i と一つ下位集合からの第２の中間桁上げ
Ｂ_i-1 を使用し、Ｚ_i ＝Ｃ_i-1 ＋Ｓ_i ＝Ｂ_i-1 ＋Ｒ_i −
１に従い、リコード値Ｚ_i を計算することを特徴とする
ものである。

【００１６】本願の請求項７の発明は、請求項１の乗算
処理装置において、２^-iの重みを持つ桁から上位に非零
の値を持ち、２^-(i+1)の重みを持つ桁から下位が０であ
る２進数で表現された定数Ａから、冗長２進数で表現さ
れたある数値Ｂ（但し数値Ｂは２進数に変換するとＢｂ
±α・２^-kに等しい。ここでＢｂは２^-jの重みを持つ桁
から上位に非零の値を持つ乗数。１／２≦α＜１、ｉ，
ｊ＜ｋ）なる数を減算しリコード回路に入力する乗算処
理装置であって、ｌをｉとｊのうち大きい方の値とする
と、最上位から２^-l桁目までＡ−Ｂｂを設定し、２
^-(l+1)桁目から２^-(l+m)桁目まで数値０を設定し（1 ≦
ｍ≦ｋ−ｌ）、２^-(l+m+1)桁目には、ある数値Ｂの２
^-(l+m)桁目の値が数値０以外であれば数値Ｂの２
^-(l+m+1)桁の値、数値０であればその符号反転値を設定
し、２^-(l+m+2)桁目以下すべての桁には、ある数値Ｂの
２^-(l+m+2)桁目以下の符号反転値を設定し、リコード回
路の入力とする入力選択手段を具備することを特徴とす
るものである。

【００１７】

【作用】本願の請求項１の発明は、上記した構成によ
り、リコード回路下位からの桁上げとして、選択回路に
より選択されたある数値を入力することで、リコード回
路入力数値と下位からの桁上げ数値を加算した数値をリ
コードする。これにより、乗算処理装置では、リコード
回路入力数値と前記下位からの桁上げ数値を加算した数
値と、被乗数の乗算が実行される。又請求項７及び９の
発明では、入力選択手段を設けることによって定数Ａか
ら定数Ｂを減算し、リコード回路に入力することによっ
て繰り返し乗算を行えるようにしている。こうすれば特
に減算回路を設ける必要がなく、乗算処理を高速に行う
ことができる。

【００１８】

【実施例】まず、本発明の一実施例である、乗算毎に中
間結果をリコード回路で丸め処理する繰り返し乗算を行
う演算回路について説明する。図１は、乗算の中間結果
Ｘを乗数として入力する時の乗数リコード回路及び桁上
げ生成回路のブロック図である。乗数リコード回路の基
本単位１０１は、乗数Ｘを２桁ずつの集合に分割しこれ
をリコードする回路で、中間和中間桁上げ生成回路１０
２とリコード値生成回路１０３により構成される。中間
和中間桁上げ生成回路１０２は、入力数Ｘ_i+1 ，Ｘ_i を
ｊ番目の集合とし、この集合の持つ値をＺｇ_j とした
時、Ｚｇ_j ＝２² ×Ｃ_j ＋Ｓ_j に従い、中間和Ｓ_j と中
間桁上げＣ_j に分割する回路である。リコード値生成回
路１０３は、先に述べた中間和Ｓ_j と一つ下位の集合か
らの中間桁上げＣ_j-1 を加算し、リコード値Ｚ_j を生成
する回路である。選択回路１０４は、０値生成回路１０
５より出力されたＣ_j ＝０に相当する数値と、丸め桁上
げ生成回路１０６により出力された丸めによる桁上げを
選択する回路である。０値生成回路１０５は、乗数リコ
ード回路の基本単位１０１に入力される中間桁上げＣ
_j-1 ＝０に相当する数値を生成する回路である。丸め桁
上げ生成回路１０６は、Ｘ_i 以下の桁の値（Ｘ_i ，Ｘ
_i-1 ，Ｘ_i-2 ・・・）を使用し、最近接丸めによる桁上
げを中間桁上げＣ_j-1 のフォーマットに従い生成する回
路である。

【００１９】図２は、図１に示される回路を使用した場
合の繰り返し乗算回路のブロック図である。２０１は選
択ラッチ、２０２、２０３、２０４、２０５はそれぞれ
ラッチである。それぞれのラッチは、二相クロックｐｈ
１，ｐｈ２により動作する。乗数リコード回路２０７、
桁上げ生成回路２１０は、図１に示した回路である。２
０６は、ラッチ２０２にラッチされた被乗数と乗数リコ
ード回路２０７より出力されたリコード値を用い、部分
積を生成加算し、中間結果の形で出力する部分積生成加
算回路である。２０８は、中間結果を２進数に変換する
２進数変換回路である。２０９は、２進数変換回路２０
８によって２進数に変換された乗算結果をある桁までに
丸め処理する丸め処理回路である。

【００２０】次に、図１、図２に示される回路を用い、
（１）式に示される繰り返し乗算を実行する事を考え
る。最初に、Ｐ_n-1 は、乗数として選択ラッチ２０１に
入力され、Ｑ_n-1 は、被乗数としてラッチ２０２に入力
されるものとする。（１）式に示される乗算は、図１の
乗数リコード回路２０７、部分積生成加算回路２０６を
通り、中間結果としてラッチ２０３に取り込まれる。こ
の時、乗数リコード回路２０７では、下位からの桁上げ
として、０値生成回路１０５の出力値を選択入力する。
次のサイクルでは、この中間結果Ｐ_n-1 ×Ｑ_n-1 を選択
ラッチ２０１でラッチし、乗数リコード回路２０７でリ
コードする。この時、選択回路１０４は下位からの桁上
げとして丸め桁上げ生成回路１０６の出力値を選択す
る。このことにより、リコード回路２０７において、丸
めによる桁上げと丸められる桁より上位の値の加算がリ
コード回路で実現される。すなわち中間結果Ｐ_n-1 ×Ｑ
_n-1 は、乗数リコード回路２０７に入力された時、リコ
ードされると同時に丸め処理される。また同時に、ラッ
チ２０２にはＱ_n が入力されており、次の乗算Ｐ_n ×Ｑ
_n が実行される。そして何回かこの繰り返し乗算が実行
された後、最後に２進数の結果を求める時、中間結果は
ラッチ２０４に取り込まれ、２進数変換回路２０８で変
換された後、丸め処理回路２０９で丸め処理され、２進
数の結果が得られる。

【００２１】以上述べたように、本実施例では、乗算の
中間結果を用い繰り返し乗算を実行し、さらに、この中
間結果の丸め処理を乗数リコード回路で実行すること
で、高速に繰り返し乗算を実行している。

【００２２】次に、本発明を使用した第１の実施例を、
図３を使用して説明する。図３は本発明の一実施例であ
る入力が冗長２進数の場合の２ビットブースのリコード
回路である。各桁の冗長２進数値Ｘは（表１）に示され
るように２ビット（Ｘｐ，Ｘｍ）でコーディングされて
いるとする。

【表１】

【００２３】（表１）で、（Ｘｐ，Ｘｍ）＝（１，１）
は使用禁止である。冗長２進数２ビットブースリコード
回路の基本単位３０１は、連続した２桁の冗長２進数を
入力し、−２から２までの数値にリコードする回路であ
る。選択回路３０２は、２つの入力された２進数から１
つの２進数を選択する回路である。丸め桁上げ生成回路
３０３は、入力されたデータを使用し、丸めによる桁上
げを生成する回路である。０値生成回路３０４は、冗長
２進数２ビットブースリコード回路の基本単位３０１の
下位桁からの桁上げが”０”になるようなＢ_j-1 バー，
Ｑ_j-1 バーを生成する回路である。これは、繰り返し乗
算第１サイクル目に、リコード回路の下位桁からの桁上
げを”０”にするためのものである。すなわち、図３に
示す実施例では、冗長２進数２ビットブースリコード回
路の基本単位３０１の下位からの桁上げとして、Ｘ
_i （Ｘｐ_i ，Ｘｍ_i ）桁までに丸めるために生ずる丸め
による桁上げ値（丸め桁上げ生成回路３０３の出力値）
を入力するか、”０”値（０値生成回路３０４の出力
値）を入力するかを、選択回路３０２を用い選択し入力
している。以下に、上記した各部分の構成について述べ
る。

【００２４】２ビットブースリコード回路の基本単位３
０１を構成するための真理値表を図４に示す。 但しＸ_i ，Ｘ_i+1 ：入力数 Ｑ_j ：Ｘ_i+1 が”１” Ｑ_j-1 ：Ｘ_i-1 が”１” Ｃ_j ：中間桁上げ Ｓ_j ：中間和 Ｂ_j ：Ｃ_j ＋Ｑ_j Ｒ_j ：Ｓ_j ＋Ｑ_j-1 バー Ｘ_i 、Ｘ_i+1 は、入力値Ｘの２ⁱ 桁、２ⁱ⁺¹ 桁の値であ
る。この（Ｘ_i ，Ｘ_i+1 ）の集合をｊ番目の集合である
とし、この集合の持つ値をＺｏ_j とする。リコードの為
の第１の手段として、前記ｊ番目の集合を、この集合か
らの中間桁上げＣ_j とこの集合の中間和Ｓ_j に分割す
る。ただし、中間桁上げＣ_j は、−１から１までの値、
中間和Ｓ_j は、−２から２までの値をとるものとする。
すると、Ｚｏ_j とＣ_j とＳ_j の関係は（３）式に示すよ
うになる。 Ｚｏj ＝２² ×Ｃ_j ＋Ｓ_j ＝４×Ｃ_j ＋Ｓj ・・・（３） 例えば、Ｚｏ_j ＝３（（Ｘ_i+1 ，Ｘ_i ）＝（１，１））
の場合、（Ｃ_j ，Ｓ_j ）＝（１，−１）になる。しか
し、Ｚｏ_j ＝２、−２（（Ｘ_i+1 ，Ｘ_i ）＝（１，
０），（−１，０））の場合（Ｃ_j ，Ｓ_j ）の組合せと
して２通りの取り方があるため、上記のように一意には
決まらない。この場合、下位グループからの桁上げ情報
を基に決定する。Ｑ_j は、ｊ番目の集合内の上位桁の値
（Ｘ_i+1 ）が、”１”であるという信号である。すなわ
ち、図４を参照すると、Ｑ_j ＝１は、その集合からＣ_j
として、”１”または、”０”が上位集合へ上がるとい
うことを示している。また、Ｑ_j ＝０は、Ｃ_j とし
て、”０”または”−１”が上がるということを示して
いる。たとえば、Ｚｏ_j ＝−２（（Ｘ_i+1 ，Ｘ_i ）＝
（−１，０））の場合、（Ｃ_j ，Ｓ_j ）＝（０，−
２），（−１，２）の２通りの取り方がある。Ｑ_j-1 ＝
１の場合、Ｃ_j-1 ＝０または１であるから、Ｓ_j が負の
値である（Ｃ_j ，Ｓ_j ）＝（０，−２）を採用すること
にする。このことにより、次に示す第２の手段でＣ_j-1
＋Ｓ_j の加算値が−２から２までの数値範囲を越えない
ようになる。この様に一つ下位集合からのＱ_j-1 を使用
し全ての場合の（Ｃ_j ，Ｓ_j ）が決定される。

【００２５】しかしこのままでは、Ｃ_j （−１から１）
を表現するのに２ビット、Ｓ_j （−２から２）を表現す
るのに３ビットの信号が必要であり、回路が複雑にな
る。回路を簡単にするため、ここでは（４）式に示すよ
うに、中間桁上げＣ_j の代わりにＢ_j ，中間桁上げＳ_j
の代わりにＲ_j を使用する。

【数１】

【００２６】（４）式に従いＢ_j ，Ｒ_j を求めると、図
４に示すように、Ｂ_j は０または１、Ｒ_j は、２、１、
０、−１となる。すなわち、Ｂ_j は１ビット、Ｒ_j は、
２ビットで表現され、Ｃ_j ，Ｓ_j を使用した場合に比べ
回路が簡単になる。ここで、Ｒ_j をＲ１_j とＲ２_j を用
い（表２）に示すように割り当てる。

【表２】 すると図４の真理値表から以下のように、Ｂ_j ，Ｒ
１_j ，Ｒ２_j 、Ｑ_j が求まる。以下、◎は排他的論理和
演算であるとする。

【数２】

【００２７】次にリコードの第２の手段として、各集合
の中間和Ｓ_j と下位集合からの桁上げＣ_j-1 の加算を実
行する。リコード後の結果をＺ_j とすると、（４）式を
使用し（９）式のようになる。 Ｚ_j ＝Ｃ_j-1 ＋Ｓ_j ＝Ｂ_j-1 ＋Ｒ_j −１ ・・・（９） （９）式よりＺ_j ，Ｂ_j-1 ，Ｒ_j の関係を（表３）に示
す。

【表３】

【００２８】（表３）より、Ｚ_j は−２から２までの値
をとるため、Ｚ_j を３ビットの値で表現する。Ｚ_j を、
Ｚｓ_j ，Ｚ１_j ，Ｚ２_j の３ビットで表現し、（表４）
に示すように割り当てる。

【表４】

【００２９】Ｚ１_j は、Ｚ_j の絶対値が”１”、Ｚ２_j
は、Ｚ_j の絶対値が”２”、Ｚｓ_j はＺ_j の符号を示
す。以上よりリコード後の結果Ｚ_j （Ｚ１_j ，Ｚ２_j ，
Ｚｓ_j ）は、Ｂ_j-1 ，Ｒ_j （Ｒ１_j ，Ｒ２_j ）を使用し
（１０）式のように表現される。

【数３】 こうして（５）、（６）、（７）、（８）、（１０）式
を用い、図３に示される冗長２進数２ビットブースリコ
ード回路の基本単位３０１が構成される。

【００３０】以上述べたように、図３に示される冗長２
進数２ビットブースリコード回路の基本単位３０１は、
中間和中間桁上げ生成手段において、一つ下位の集合か
らの桁上げの情報Ｑ_j-1 を基に、中間和Ｓ_j （Ｒ_j ）と
中間桁上げＣ_j （Ｂ_j ）を生成し、リコード値生成手段
で、一つ下位の集合からの中間桁上げＣ_j-1 （Ｂ_j-1 ）
と中間和Ｓ_j （Ｒ_j ）を加算しリコード値を求めてい
る。すなわち、リコード値生成手段において一つ下位の
集合からの中間桁上げＣ_j-1 （Ｂ_j-1 ）として、丸めに
よる桁上げを入力すれば、丸め処理された乗数として冗
長２進数２ビットブースリコード回路３０１に入力され
たことになる。

【００３１】次に、丸め桁上げ生成回路３０３について
説明する。ここでは、ＩＥＥＥ７５４規格に基づく最近
接丸めを実行するものとする。入力値Ｘを２ⁱ 桁までに
丸めるとすると、ＩＥＥＥ７５４規格によれば、丸めに
よる桁上げと入力値の関係は図５のようになる。ここ
で、Ｘ_i ，Ｘ_i-1 は、それぞれ入力値Ｘの２ⁱ 桁，２
^i-1 桁の冗長２進数値である。Ｘ_i-2 は、ステッキィ桁
であり、２^i-2 以下が”正”であるか”負”であるか”
０”であるかを示す値である。正であれば、Ｘ_i-2 ＝
１、負であれば、Ｘ_i-2 ＝−１、ゼロであれば、Ｘ_i-2
＝０である。Ｃｒ_j-1 はＸ_i-1 ，Ｘ_i-2 を使用し丸めた
時に生じるＸ_i-1 からＸ_i への桁上がりである。ＩＥＥ
Ｅ７５４規格によれば、最近接丸めによる桁上げＣｒ
_j-1 は、Ｘ_i の桁の重みを１とした場合、Ｘ_i より下位
桁がＸ_i 桁の重みと比較してどの程度になるかで区別さ
れ、以下のようになる。

【００３２】Ｘ_i より下位桁＞１／２ の時 Ｃｒ_j-1 ＝１ １／２＞Ｘ_i より下位桁＞−１／２の時 Ｃｒ_j-1 ＝０ −１／２＞Ｘ_i より下位桁 の時 Ｃｒ_j-1 ＝−１ Ｘ_i より下位桁がＸ_i 桁の重みに対して１／２の時、Ｘ
_i 桁までに丸めた後、最も近い偶数にするようなＣｒ
_j-1 にする。例えば（Ｘ_i-1 ，Ｘ_i-2 ）＝（−１，０）
の時、Ｘ_i より下位桁はＸ_i 桁の重みに対して−１／２
であるから、Ｘ_i ＝１の時Ｃｒ_j-1 ＝−１、Ｘ_i ＝０の
時Ｃｒ_j-1 ＝０、Ｘ_i ＝−１の時Ｃｒ_j-1＝−１とな
る。すなわち、（表１）に示す冗長２進数コーディング
に従えば、Ｃｒ_j-1 ＝−（Ｘｐ_i ＋Ｘｍ_i ）となる。他
の場合も同様に上記規則を用いてＣｒ_j-1 を求めること
ができる。

【００３３】次に、丸めによる桁上がりＣｒ_j-1 を、先
に述べた冗長２進数２ビットブースのリコード回路の基
本単位３０１の下位からの桁上がりＣ_j-1 （Ｂ_j-1 、Ｑ
_j-1 ）として入力するためにコーディングする。図４に
おいてＣ_j 、Ｑ_j ，Ｂ_j の関係を求めると、（表５）の
様な関係になる。

【表５】 （表５）にしたがって、丸めによる桁上げＣｒ_j-1 を、
Ｑ_j-1 ，Ｂ_j-1 を用い表現すると、図５のようになる。
この時、Ｃｒ_j-1 ＝０の場合、（Ｑ_j-1 ，Ｂ_j-1 ）とし
て（１、０）、（０、１）の２通りの取り方があるが、
ここでは、冗長２進数２ビットブースのリコード回路に
於けるＱ_j と同じになるようにする。すなわち、Ｘ_i-1
が”１”であればＱ_j-1 ＝１とする。

【００３４】以上のように、丸めによる桁上げＣｒ_j-1
は、Ｑ_j-1 ，Ｂ_j-1 を用い、図５から（１１）式のよう
に求められる。

【数４】 以上のようにして、図３に示す丸め桁上げ生成回路３０
３を構成することができる。丸め桁上げ生成回路３０３
は、ゲ−ト遅延段数が３段で構成され、冗長２進数２ビ
ットブースリコード回路３０１でＢ_j を求めるための遅
延段数と同じになるため、丸め桁上げ生成回路３０３の
追加により、冗長２進数２ビットブースリコード値を求
める速度をほとんど遅らすことはない。

【００３５】また、０値生成回路３０４は、桁上げとし
て”０”を生成する回路である。これは（表５）より、
Ｃ_j ＝０の場合を考えればよく、（Ｂ_j ，Ｑ_j ）＝
（１，０）または（０，１）であるから、図３に示すよ
うに、Ｂ_j ，Ｑ_j が常に論理反転の形になるような論理
にすればよく、高速に０値が生成できることがわかる。

【００３６】以上より、図３に示される冗長２進数２ビ
ットブースリコード回路が構成され、これを用い繰り返
し乗算回路を構成すると図２のようになる。すなわち、
本発明を使用した繰り返し乗算回路は、繰り返し乗算途
中で２進数変換回路、丸め処理回路を使用せず、高速な
乗算結果を丸め処理する繰り返し乗算が可能になってい
る。

【００３７】次に、第２の実施例として、乗算の繰り返
し時に桁上げ保存形のデータを用いた場合の繰り返し乗
算について述べる。桁上げ保存形で繰り返し乗算を実行
する乗算処理装置の構成は、冗長２進数の場合と同様
に、図２に示される繰り返し乗算の構成になる。ここ
で、桁上げ保存形のデータが入力可能な乗数リコード回
路について述べる。桁上げ保存形で表された中間積Ｘ
（Ｘｃ、Ｘｓ）のリコードは２つのステップで実行され
る。中間積の小数点以下ｉ桁目は、２ⁱ の重みを持つ２
ビットＸｃ_i , Ｘｓ_i で表されているとする。但し、Ｘ
ｃ_i , Ｘｓ_i は０又は１の数値である。まず、中間積Ｘ
を隣接する２桁ずつのグループに分割する。

【００３８】（ステップ１）ステップ１では各グループ
で、４・Ｃ_j ＋Ｓ_j ＝２・（Ｘｃ_2i+1＋Ｘｓ_2i+1）＋
(Ｘｃ_2i＋Ｘｓ_2i）を満たすように、中間桁上げＣ_j 、
中間和Ｓ_j を求める。ここで、中間桁上げＣ_j は”０、
１、２”の４値の内のどれかの値、中間和Ｓ_j は、”−
３、−２、−１、０、１”の５値の内のどれかの値であ
る。これを示した表を（表６）に示す。

【表６】

【００３９】（ステップ２）ステップ２では、各グルー
プで、ステップ１で求まった中間結果Ｓ_j と１桁下位か
らの中間桁上げＣ_j-1 を加算し、リコードされた乗数値
Ｒｅ_j を求める。ここで、Ｒｅ_jは”−２、−１、０、
１，２”の中の１つの数値である。従って、この時Ｃ
_j-1 ＋Ｓ_j が±２の範囲にはいるようにしなければなら
ない。このために、ステップ１において、各グループ
で、そのグループの２桁とともに１つ下位グループの上
位桁 (Ｘｃ_2i-1) も調べて、表６のようにＣ_j ，Ｓ_j を
決定する。例えば、（Ｘｃ_2i+1，Ｘｓ_2i+1，Ｘｃ_2i，Ｘ
ｓ_2i）＝（０，０，０，１）の場合、このグループの持
つ値は”１”になるから、Ｃ_j 、Ｓ_j の取り方として、
( Ｃ_j , Ｓ_j ) = (1 ,−3) , (0 ,1 ) の２通りある。
ここで、Ｘｃ_2i+1に注目する。Ｘｃ_2i+1が０である場
合、必ずＣ_j は０または１の数値になる。またＸｃ_2i+1
が１である場合、必ずＣ_j は１または２の数値になる。
従って、１つ下位グループについてみた場合、Ｘｃ_2i-1
が０であれば必ず１つ下位グループからの桁上げＣ_j-1
として０または１が上がってくる。この場合、( Ｃ_j ,
Ｓ_j ) ＝（１，−３）と設定してしまうと、ステップ２
でＲｅ_j ＝Ｃ_j-1 ＋Ｓ_j を実行した場合、Ｒｅ_j ＝−３
または−２になり、上記したＲｅ_j の範囲（−２〜２）
の範囲を越えてしまう。逆に( Ｃ_j ，Ｓ_j ) ＝（０，
１）を設定すれば、Ｒｅ_j ＝１または２になり、上記条
件を満足する。この様に全てのＣ_j 、Ｓ_j が１つ下位グ
ループのＸｃ_2i+1を見ることで決定される。つぎに、ス
テップ２で、Ｒｅ_j ＝Ｃ_j-1 ＋Ｓ_j に従いリコード値を
生成する。（表７）はこの論理、即ちＣ_j-1 ，Ｓ_j に対
するＲｅ_j を示している。

【表７】

【００４０】以上、桁上げ保存形の数をリコードする場
合、冗長２進数の場合と同様に、ステップ１として、中
間桁上げ、中間和を生成し、ステップ２として、１つ下
位グループからの中間桁上げとそのグループの中間和を
加算しリコード値を求める。従って、中間積として冗長
２進数を用いた場合と同様に、最下位グループの乗数リ
コード回路の下位からの中間桁上げとして、丸め処理し
た結果を入力すれば、同様に丸め処理が実現可能なこと
は明かである。すなわち、桁上げ保存形の数値を用いた
繰り返し乗算回路は、繰り返し乗算途中で２進数変換回
路、丸め処理回路を使用せず実現でき、高速な乗算結果
を丸め処理する繰り返し乗算が可能である。

【００４１】次に、第３の実施例として、乗算の繰り返
し時に２進数を用いた場合の繰り返し乗算について述べ
る。通常、ｎ桁の２進数乗数値Ｘは、（１２）式に示さ
れるようにリコードされる。

【数５】 ここで、Ｚ_2jを（−２×Ｘ_2j+1＋Ｘ_2j＋Ｘ_2j-1）とする
と、Ｚ_2jは、下位集合から数えてｊ番目の２ビットブー
スリコード値である。この時の、２ビットブースリコー
ド回路の真理値表を（表８）に示す。Ｘ_i+1 ，Ｘ_i ，Ｘ
_i-1 は、乗数入力値である。２ビットブースリコード値
Ｚ_j は、３ビットの信号（Ｚｓ_j ，Ｚ１_j ，Ｚ２_j ）で
表現される。

【表８】 この論理式は、例えば、（１３）式に示すようになる。

【数６】

【００４２】（１３）式をゲートを用いて表現すると、
２進数の２ビットブースリコード回路の基本単位は、図
６の６０１に示す様になる。即ち、データが入力されて
たかだかゲート遅延段数２段でリコード値が求められる
事がわかる。ここで、データとして２^i-1 桁以下に値が
存在し、これを、２ⁱ の桁までに丸め処理する場合を考
える。２ⁱ 桁までに丸める場合、２ⁱ 桁までに丸める為
に生ずる桁上げをＣｒ_j-1 とすると、２ⁱ 桁の持つ値は
丸めによる桁上げＣｒ_j-1とＸ_i の加算値（Ｘ_i ＋Ｃｒ
_j-1 ）となる。従って、最下位集合のリコード値Ｚ
_i は、（１４）式に示すようになる。 Ｚ_i ＝−２×Ｘ_i+1 ＋（Ｘ_i ＋Ｃｒ_i-1 ） ＝−２×Ｘ_i+1 ＋Ｘ_i ＋Ｃｒ_i-1 ・・・（１４） すなわち、（１４）式に示すように、２ⁱ 桁までに丸め
処理する場合のリコード値Ｚ_i は、ただ単にＸ_i-1 の代
わりに丸めによる桁上げＣｒ_i-1 を入力すればよいこと
がわかる。従って、第１の実施例と同様に、丸めによる
桁上げをＸ_i+1 ，Ｘ_i ，Ｘ_i-1 をリコードする回路のＸ
_i-1 の入力に入力し、丸め処理する必要のない場合に
は、Ｘ_i-1 の入力には”０”を入力すればよい。

【００４３】以上より乗数リコード回路及び桁上げ生成
回路を構成すると、図６の様になる。６０２は、セレク
ト信号によって丸め桁上げ生成回路６０３の出力値と、
０値生成回路６０４の出力のいずれかを選択し出力する
選択回路である。６０３は２ⁱ 桁までに丸める場合の丸
め桁上げ生成回路である。６０４は数値０を生成する０
値生成回路である。丸め桁上げ生成回路６０３は、以下
のように構成される。ここでは、先と同様にＩＥＥＥ７
５４規格に基づく最近接丸めを実行する。ここで、Ｘ
_i-2 は２^i-2 桁以下のスティッキィ桁になっているとす
る。この時、丸めによる桁上げＣｒ_j-1 は、（表９）に
示す様になる。

【表９】 （表９）において、（Ｘ_i-1 ，Ｘ_i-2 ）＝（１，０）の
場合、桁上がりＣｒ_j-1 がＸ_i になるのは先に述べたと
おりである。したがって表９を論理に落とすと、図６の
６０３に示す桁上げ回路になる。

【００４４】以上より、図６に示したように丸めによる
桁上げを２ビットブースリコード回路の下位からの入力
値として入力することで、図７に示す様な乗算処理装置
を実現できる。本図において、部分積生成加算回路２０
６，２進数変換回路２０８，丸め処理回路２０９は前述
した実施例と同一である。又７０１から７０６までは２
相クロックｐｈ１、ｐｈ２で動作するラッチである。７
０７は、図６に示した乗数リコード回路である。７０８
は図６の中の選択回路６０２、桁上げ回路６０３、０値
生成回路６０４を含んだ桁上げ生成回路である。図７の
ように構成することで、繰り返し乗算時に毎回丸め処理
回路２０９を通過させる必要がなく、最終結果が得られ
るときのみに丸め処理回路２０９を通過するため、従来
に比べ高速な繰り返し乗算が実現できる。

【００４５】以上、冗長２進数を用いた場合と桁上げ保
存形の数値を用いた場合と２進数を用いた場合、各乗算
毎に丸め処理を実行する繰り返し乗算について、本発明
を利用することで、高速な繰り返し乗算が実現できるこ
とを述べた。なお、他の高基数値で繰り返し乗算を実行
する場合について、本実施例では述べられていないが、
本発明を使用すれば同様の効果が得られる。また冗長２
進数２ビットブースリコード回路を生成する時、（４）
式に示すように、中間桁上げＣ_j の代わりにＢ_j ，中間
桁上げＳ_j の代わりにＲ_j を使用することで、論理の簡
単な乗数リコード回路を構成することができることも合
わせて述べた。

【００４６】次に、ある定数Ａから乗数を減算した値と
被乗数を乗算し、乗算結果を次の乗算の入力オペランド
とする繰り返し乗算について、本発明を利用した実施例
を以下に示す。まず第１の実施例として、ニュートンラ
フソン法を用いた除算について示す。いま、２つの正規
化された浮動小数点数仮数部の除算Ｙ／Ｘを実行するも
のとする。１／Ｘの近似値を求めるアルゴリズムとして
ニュートンラフソン法がある。この方法によると、１／
Ｘの近似値Ｒｉは（１５）式に示すような漸化式で求め
られる。 Ｒ₀ ＝１／Ｘ±δ Ｒ_i ＝Ｒ_i-1 ×（２−Ｒ_i-1 ×Ｘ）・・・（１５） ここで、Ｒ₀ は１／Ｘの初期近似値であり、δはＲ₀ と
１／Ｘの誤差である。商は、Ｒ_i と１／Ｘの誤差が希望
する誤差以内になった後、Ｒ_i ×Ｙにより求めることが
できる。（１５）式をみると、漸化式は２つのタイプ乗
算の組合せによる繰り返し乗算になっていることがわか
る。第１のタイプは通常のα×βという乗算、第２のタ
イプはα（２−β）という乗算である。以下に、本発明
が第２のタイプの乗算に有効であることを述べる。

【００４７】（１５）式において、簡単のためＲ_i-1 を
Ａ、Ｒ_i-1 ×ＸをＢと置く。この時（１５）式は第２の
タイプの乗算Ａ（２−Ｂ）となる。ここで、Ｂは（１
５）式を用い（１６）式のようになる。 Ｂ＝Ｒ_i-1 ×Ｘ ＝１−（Ｘ×（±δ））^j 但し ｊ＝２^(i-1) ・・・（１６） すなわち、Ｘは正規化数（１＝＜Ｘ＜２）であるため、
Ｂは１に近い数値になることがわかる。今ここで、Ｂは
２進数で表現されているとする。この時、第２のタイプ
の乗算Ａ×（２−Ｂ）において、（２−Ｂ）は（１７）
式のように変形できる。

【数７】 （１７）式は−Ｂという項を２の補数を取ることで変形
している。ここで、ＬＳＢは２の補数を取るときに生じ
るＢのビット列最下位桁への加算値”１”である。今、
Ｂが簡単のため８桁の数値であるとし、（１８）式に示
すようになっているとする。 Ｂ＝Ｂ₀ ．Ｂ₁ Ｂ₂ Ｂ₃ Ｂ₄ Ｂ₅ Ｂ₆ Ｂ₇ ・・・（１８） （１８）式を用い、（１７）式を表すと次のようにな
る。

【数８】 従って本発明を用い、（１７）式に示される（２−Ｂ）
は以下のように実現することができる。つまり第２のタ
イプの乗算Ａ×（２−Ｂ）を実行するときに、Ｂの各桁
を論理反転した値（Ｂバー）を乗数リコード回路に入力
するとともに、小数点より上位２桁目には”０”を設定
し、最下位桁をリコードするリコード回路の下位からの
桁上げとして”１”を入力（ＬＳＢ）すれば、（２−
Ｂ）を乗数として入力した場合と同じになる。

【００４８】以上述べた事を、実施すると例えば図８の
ようになる。８０１は（１７）式中のＬＳＢを生成する
１値生成回路である。演算がＡ×（２−Ｂ）であるとい
う信号ＳＵＢが来た場合には、選択回路６０２によっ
て、１値生成回路８０１の出力値が選択される。又選択
回路８０２は、信号ＳＵＢが入力されると、小数点より
上位２桁目には”０”を、それ以外は入力値の論理反転
値を入力する入力選択手段である。本発明を利用し、Ａ
×（２−Ｂ）を実行するとき、小数点より上位２桁目に
は”０”を設定し、それ以外には論理反転値をリコード
回路に入力すれば、従来のように減算回路を使用する必
要がなく、除算を高速にしかも少ないハードウェアで実
行することができる。

【００４９】次に、Ｘの平方根値をニュートンラフソン
法を用いて求める場合について述べる。この時、１／Ｘ
^1/2 を求める漸化式は（１９）式のようになる。 Ｒ₀ ＝（１／Ｘ^1/2 ）±δ ２×Ｒ_i ＝Ｒ_i-1 ×（３−Ｒ_i-1 ²×Ｘ）・・・（１９） ここで、Ｒ₀ は１／Ｘの初期近似値であり、δはＲ₀ と
１／Ｘ^1/2 の誤差である。平方根は、Ｒ_i と１／Ｘ^1/2
の誤差が希望する誤差以内になった後、Ｒ_i ×Ｘにより
求めることができる。（１９）に示す漸化式において、
Ｒ_i-1 ²×Ｘは１に近い数値である。ここで、Ｒ_i-1 ²×Ｘ
をＢと置くと、Ｂは（１８）式と同じ様に表現できる。
ここで、（１９）式中の（３−Ｒ_i-1 ²×Ｘ）はＲ_i-1 ²×
ＸをＢとおくと、（２０）式のように変形することがで
きる。

【数９】 （２０）式を各桁毎に表すと次のようになる。

【数１０】

【００５０】従って、本発明を用い、（２０）に示され
る式は以下のように実現することができる。つまり乗算
Ａ×（３−Ｂ）を実行するときに、小数点より下位の各
桁を反転した値（Ｂバー）を乗数リコード回路に入力す
るとともに、小数点より上位１桁目には”Ｂ₀ ”を入力
し、小数点より上位２桁目には”Ｂ₀ バー”を入力し、
最下位桁をリコードするリコード回路の下位からの桁上
げとして”１”を入力（ＬＳＢ）すれば、（３−Ｂ）を
乗数として入力した場合と同じになる。従って、（３−
Ｂ）を実行するとき、小数点より下位の桁には論理反転
回路をおき、小数点より上位１桁目は、そのまま入力
し、小数点より上位２桁目には小数点より上位１桁目の
値の論理反転値を入力し、これらの出力値を乗数リコー
ド回路及び桁上げ生成回路に入力する。そうすれば従来
のように減算回路を使用する必要がなく、高速に、しか
も少ないハードウェアで実行することができる。

【００５１】以上は、Ｂとして２進数の場合について述
べたが、さらなる高速化のためＢの値として中間積の値
（この場合冗長２進数値）を入力する。この時、回路構
成は図２に示すようになる。但し、乗数リコード回路２
０７には、図１１及び図１２で示す入力選択手段である
選択回路１２０１を付加しなければならない。（１５）
式に示されるニュートンラフソン法を用いた除算につい
てこれを示すと、（１６）式に示されるＢは、ラッチ２
０３より出力され、選択ラッチ２０１に取り込まれる。
そして次のサイクルで乗数をリコードする前に簡単なビ
ット操作をし、乗数リコード回路２０７を用い数値（２
−Ｂ）をリコードする。そして、リコード値を部分積生
成加算回路２０６に入力する。またこの時、ラッチ２０
２にはＲ_i-1 が入力されており、乗算Ｒ_i-1 ×（２−Ｒ
_i-1 ×Ｘ）が実行される。また、（１９）式に示される
ニュートンラフソン法を用いた平方根についてこれを示
すと、（２０）式に示されるＢは、ラッチ２０３より出
力され、これが選択ラッチ２０１に取り込まれる。そし
て次のサイクルで乗数に対し簡単なビット操作をし、乗
数リコード回路２０７を用い、（３−Ｂ）を生成する。
そして、リコード値を部分積生成加算回路２０６に入力
する。またこの時、ラッチ２０２にはＲ_i-1 が入力され
ており、乗算Ｒ_i-1 ×（３−Ｒ_i-1 ²×Ｘ）が実行され
る。

【００５２】以上示したように、ニュートンラフソン法
を用いた除算、平方根の場合、中間積を乗数リコード回
路に入力し、（２−Ｂ）、（３−Ｂ）を乗数リコード時
に簡単なビット操作により実行する。この実現方法につ
いて以下に示す。

【００５３】今、Ｂはラッチ２０２から出力された１に
近い冗長２進数値であり、例えば、Ｂと１との差が２^-9
未満であるとする。冗長２進数値の小数点より上位２桁
と下位１桁の計３桁について、Ｂの値（１に近く誤差が
２^-9未満）が存在するかどうかを示した表を次に示す。

【表１０】

【表１１】

【００５４】表１０，表１１において、Ｔは−１であ
り、１１１の列は、冗長２進数値の小数点より上位２桁
と下位１桁の取りうる値である。１１２の列は、１１１
の列に示される数値の並びで、Ｂの値が存在するかどう
か、もし存在すればどのような値になっているかを示し
た列である。破線で示した部分は存在しない部分であ
る。１１３の列は、１１２の列に示されるＢに対し、２
−Ｂを演算した場合どのような冗長２進数値になるか示
した列である。１１４の列は、１１２に示されるＢに対
し、３−Ｂを演算した場合どのような冗長２進数値にな
るかを示した列である。

【００５５】１１２の列は、以下のように生成される。
Ｂは仮数乗算結果であり、必ず正の値になる。１１１の
列は、小数点より上位２桁目で切り出した値であり、も
し負の値になっていてもそれは見かけ上負になっている
だけである。従って、例えばＴＴ．Ｔの場合、乗算結果
Ｂは必ず正の値になっているから、小数点より上位３桁
目に必ず数値１が存在しており、ＴＴ．Ｔは１Ｔ．Ｔと
同じ値になるはずである（Ｔは−１である）。１Ｔ．Ｔ
は２進数で表現すると００．１となる。即ち、小数点よ
り下位２桁目以下に数値１が連続すれば、その数値は１
に近い数値になる。この時のＢの値を（２１）式に示
す。 Ｂ ＝ １Ｔ．Ｔ１１１１１１・・・（２１） ２−Ｂの実現は（２２−１）の様になり、これを更に変
形し（２２−２）に示すようになる。

【数１１】

【００５６】３−Ｂの実現は（２３−１）の様になり、
これを更に変形し（２３−２）に示すようになる。

【数１２】

【００５７】（２２−２）、（２３−２）式に示すよう
にして表１０，表１１が求められる。ここで表１０，表
１１の２−Ｂの列（１１３の列）に注目する。すると、
全ての２−Ｂの値は、上位３桁が”０１０”になり、小
数点より下位２桁目の値は、Ｂの小数点より下位１桁目
の値が”０”であればＢの小数点より下位２桁目の値の
符号反転値になり、またＢの小数点より下位１桁目の値
が”０”以外であればＢの小数点より下位２桁目の値の
そのままになる。小数点より下位３桁目以下の値は、Ｂ
の小数点より下位３桁目以下の値の符号反転値になる。
また同様に、図１１の３−Ｂの列（１１４の列）に注目
すると、全ての３−Ｂの値は、上位３桁が”１００”に
なり、小数点より下位２桁目の値は、Ｂの小数点より下
位１桁目の値が”０”であればＢの小数点より下位２桁
目の値の符号反転値になり、またＢの小数点より下位１
桁目の値が”０”以外であればＢの小数点より下位２桁
目の値のそのままになる。小数点より下位３桁目以下の
値は、Ｂの小数点より下位３桁目以下の値の符号反転値
になる。即ち、２−Ｂ、３−Ｂの演算が、上記したよう
な定数設定と簡単な演算と符号反転により簡単に実現で
きることがわかる。

【００５８】実際に、２−Ｂの機能を持たせた乗数リコ
ード回路のブロック図を図１１及び図１２に示す。３０
１は図３における冗長２進数２ビットブースリコード回
路の基本単位である。又選択回路１２０１は、冗長２進
数２ビットブースリコード回路の基本単位への入力値を
制御する入力選択手段である。冗長２進数の割当は表１
に示すようになっているとする。ＳＵＢ信号は、２−Ｂ
の演算を実行するという信号である。信号ＳＵＢが入力
されると、上位３桁には、”０１０”（（Ｘｐ，Ｘｍ)
= （００）、（１０）、（００））が入力され、小数点
より下位２桁目には、小数点より下位１桁目の冗長２進
数入力値が”０”（（Ｘｐ_-1，Ｘｍ_-1）＝（０，０））
であれば、冗長２進数値（Ｘｐ_-2，Ｘｍ_-2）がスワップ
して入力され、小数点より下位１桁目の冗長２進数入力
値が”０”以外（（Ｘｐ_-1，Ｘｍ_-1）≠（０，０））で
あれば、冗長２進数値（Ｘｐ_-2，Ｘｍ_-2）がそのまま入
力される。小数点より下位３桁目以下は、冗長２進数値
（Ｘｐ_-1，Ｘｍ_-1）がスワップして入力される。表１か
らＸｐ_i ，Ｘｍ_i をスワップするということは、符号反
転を実行する事である。なお、ここでは２−Ｂを実現す
るための構成について述べたが、３−Ｂを実行する場合
においても上位３桁の定数値を”０１０”から”１０
０”に変えるだけでよく、簡単にインプリメントでき
る。

【００５９】以上、乗数リコード回路で２−Ｂ、３−Ｂ
を実行するために、上位３桁には定数と通常入力値の選
択回路を置き、小数点より下位２桁目は小数点より下位
１桁目が”０”であればスワップするスワップ回路をお
き、小数点より下位３桁目以下にはスワップ回路を置け
ばよい。そのため従来のように冗長２進数減算回路を使
用する必要がなく、高速に、しかも少ないハードウェア
で実行することができる。

【００６０】以上は、（２−Ｂ）、（３−Ｂ）の用に限
定された形の乗数リコードとその選択回路について述べ
たが、ここでは、更に一般化した場合、すなわち（Ａ−
Ｂ）を乗数リコード回路に入力する場合について述べ
る。但しＡは２進数の定数、Ｂは冗長２進数で表現され
た中間積であり、それぞれ（２４）、（２５）式に示す
フォーマットになっているとする。 Ａ＝Ａ₀ ．Ａ₁ Ａ₂ Ａ₃ …Ａ_i ・・・（２４） Ｂ＝Ｂ₀ ．Ｂ₁ Ｂ₂ Ｂ₃ ………Ｂ_k ・・・（２５） また、冗長２進数値の中間積Ｂは２進数で表現されたあ
る定数値Ｂｂとほとんど等しく、その誤差は２進数で表
現した場合、（２６）式のように表現され、またＢｂの
フォーマットは（２７）式のように表現されているとす
る。 Ｂ−Ｂｂ＝±α・２^-j 但し、α＝0.1 ＊＊…、＊は０又は１・・・（２６） Ｂｂ＝Ｂｂ₀ ．Ｂｂ₁ Ｂｂ₂ Ｂｂ₃ ………Ｂｂ_m ・・・（２７） 但し、ｉ、ｍ＜ｊ＜ｋの関係が成り立っているものとす
る。（２４）〜（２７）式を用い、Ａ−Ｂを表すと（２
８）式の様になる。但し、ＡからＢを冗長２進数体形で
減算した結果をＲとする。 Ｒ＝Ａ−Ｂ ＝（Ａ−Ｂｂ）−（±α・２^-j）・・・（２８） これを、各桁毎に表すと（２９）のようになる。

【数１３】

【００６１】ここで、（２９）式からわかるようにＲの
２^-(i+1)桁以下については、０からＢの減算になるか
ら、Ｒの２^-(i+1)桁以下はＢの符号反転値に等しくな
る。また、（２７）、（２８）式より、Ｒの２^-m桁より
上位桁は、２^-m桁から上位のみを２進数に変換した場
合、Ａ−ＢｂかＡ−Ｂｂ±２^-mになる。２^-m桁から上位
がＡ−Ｂｂの場合、２^-(m+1)桁より下位桁は、２進数に
変換した場合±α・2 ^-jに等しくなる。２^-m桁から上位
がＡ−Ｂｂ±２^-mの場合、２^-(m+1)桁より下位桁は、２
進数に変換した場合−（±２^-m）±α・2 ^-jに等しくな
る。この様子を、２^-m近辺の値を拡大して書くと、（表
１２）のようになる。

【表１２】

【００６２】（表１２）において、２^-m桁より上位桁は
定数Ａと定数Ｂｂの減算値に等しいか又はそれより２^-m
だけ大きいか又は小さくなっている。

【００６３】今、２^-(m+1)未満に誤差が存在する場合を
考える。まず、２^-m桁より下位に向かい２^-(m+1)桁まで
０に変換する。（表１２）において２^-m桁より上位がＡ
−Ｂｂ＋２^-mの場合は、２^-mの分が２^-(m+1)桁より下位
に連続して存在するＴの列により下位に伝搬し、（表１
３）のようになる。同様に、（表１２）におけるＡ−Ｂ
ｂ−２^-mに関しても同様に（表１３）のようになる。

【表１３】

【００６４】従って、２^-(m+1)未満に誤差が存在する場
合、Ａ−Ｂは以下のように実現できる。（表１３）にお
いて、２^-mより上位桁にはＡ−Ｂｂを設定し、２^-(m+1)
桁には０を設定する。２^-(m+2)桁は、（表１２）におい
て、２^-(m+1)桁が０であれば（表１２）の２^-(m+2)桁の
Ｒの値をそのまま設定、２^-(m+1)桁が０以外であれば
（表１２）の２^-(m+2)桁の値を符号反転し設定する。２
^-(m+3)桁以下に関しては、Ｒの値をそのまま入力すれば
よい。今、２^-m桁以下のＲの値は、Ｂの符号反転値に等
しいから、上記したことを、Ｂについて言い換えると、
以下のようになる。２^-(m+1)未満に誤差が存在する場
合、Ａ−Ｂは以下のように実現できる。（表１３）にお
いて、２^-mより上位桁にはＡ−Ｂｂを設定し、２^-(m+1)
桁には０を設定する。２^-(m+2)桁は、（表１２）におい
て、２^-(m+1)桁が０であれば、Ｂの２^-(m+2)桁の値を符
号反転し設定、２^-(m+1)桁が０以外であればＢの２
^-(m+2)桁の値をそのまま設定する。２^-(m+3)桁以下に関
しては、Ｂの値を符号反転し、設定すればよい。

【００６５】以上は２^-(m+1)未満に誤差が存在する場合
について述べたが、一般に２^-j桁未満に誤差が存在する
場合についても同様なことが言える。但し、ｊ≧ｍ＋１
である。この場合、Ａ−Ｂは以下のように実現できる。
２^-mより上位桁にはＡ−Ｂｂを設定し、２^-(m+1)桁から
２^-j桁には０を設定する。２^-(j+1)桁は、２^-j桁が０で
あれば、Ｂの２^-(j+1)桁の値を符号反転し設定、２^-j桁
が０以外であればＢの２^-(j+1)桁の値をそのまま設定す
る。２^-(j+2)桁以下に関しては、Ｂの値を符号反転し、
設定すればよい。

【００６６】以上、一般的な場合について述べたが、こ
れを、上記（２−Ｂ）、（３−Ｂ）の場合に当てはめる
と以下のようになる。 （２−Ｂ） → Ａ＝２ Ｂｂ＝１ （３−Ｂ） → Ａ＝３ Ｂｂ＝１ 即ち、小数点より上位にはＡ−Ｂｂを設定し、小数点よ
り下位１桁目には”０”を設定し、小数点より下位２桁
目にはＢの小数点より下位１桁目の値により符号反転入
力し、小数点より下位３桁目以下はＢの小数点より下位
３桁目以降を符号反転して入力すると言うようになる。

【００６７】以上のように、ある定数Ａから冗長２進数
で表された乗算結果Ｂを減算した値を次の乗算の乗数と
する様な繰り返し乗算において、従来のように冗長２進
数加算器を使用する必要がなく、高速にしかも少ないハ
ードウェアで実現することができる事がわかる。なお、
本実施例では、冗長２進数について述べたが、他のフォ
ーマットの数体形においても簡単な論理で実行でき、本
発明は有効である。

【００６８】

【発明の効果】本発明は、上記実施例から明らかなよう
に、乗数リコード回路の下位集合からの桁上げとして、
桁上げのフォーマットに準じた数値を選択し、入力する
ことによって以下に述べる効果を有する。 （１）乗算毎に乗算結果の丸め処理をする繰り返し乗算
において、乗算毎に２進数変換回路と丸め処理回路を使
用しなくて良く、少ないハードウェアで、しかも少ない
消費電力で、繰り返し乗算を高速に実行できる。 （２）ある定数Ａから乗数を減算した値と被乗数を乗算
し、乗算結果を次の乗算の乗数とする繰り返し乗算にお
いて、乗算毎に定数Ａから乗数を減算する減算回路を使
用する必要がなく、少ないハードウェアで、しかも少な
い消費電力で、繰り返し乗算を高速に実行できる。

【００６９】また、上記（２）において、つぎの乗算の
乗数として、前の乗算の中間積を入力する場合、乗算毎
に定数Ａから乗数（中間積）を減算する減算回路を使用
する必要がなく、少ないハードウェアで、しかも少ない
消費電力で、繰り返し乗算を高速に実行できる。

【００７０】また、冗長２進数２ビットブースリコード
回路の基本単位を構成する場合において、２桁ずつ区切
った集合の上位桁が１であるという信号Ｑ_iを使用する
ことで、中間和Ｓ_i 、中間桁上げＣ_i を第２の中間和Ｒ
_i 、第２の中間桁上げＢ_i に置き換え論理設計すること
で、トランジスタ数の少ない低消費電力である冗長２進
数２ビットブースリコード回路を構成することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例である乗数リコード回路及び
桁上げ生成回路のブロック図である。

【図２】本発明を利用した場合の冗長２進数で繰り返す
繰り返し乗算処理装置のブロック図である。

【図３】本発明の一実施例である冗長２進数２ビットブ
ースリコード回路及び桁上げ生成回路の論理図である。

【図４】図３に示される冗長２進数２ビットブースリコ
ード回路の基本単位３０１の真理値表である。

【図５】図３に示される丸め桁上げ生成回路３０３の真
理値表である。

【図６】本発明の一実施例である２進数２ビットブース
リコード回路及び桁上げ生成回路の論理図である。

【図７】本発明を利用した場合の２進数で繰り返す繰り
返し乗算処理装置のブロック図である。

【図８】本発明の一実施例である数値２から乗算結果を
減算しこれをリコードする２進数２ビットブースリコー
ド回路及び桁上げ生成回路である。

【図９】従来の乗算毎に丸め処理を実行する繰り返し乗
算処理装置のブロック図である。

【図１０】ある定数Ａから乗数を減算した値と被乗数を
乗算し、乗算結果を次の乗算の乗数とする従来の繰り返
し乗算処理装置のブロック図である。

【図１１】本発明の一実施例である数値２から冗長２進
数値で表現された中間積を減算しこれをリコードする２
進数２ビットブースリコード回路及び選択回路（その
１）である。

【図１２】本発明の一実施例である数値２から冗長２進
数値で表現された中間積を減算しこれをリコードする２
進数２ビットブースリコード回路及び選択回路（その
２）である。

【図１３】ある定数Ａから前の乗算により得られた中間
積（冗長２進数）を減算した値と被乗数を乗算する従来
の繰り返し乗算処理装置のブロック図である。

【符号の説明】

１０１ 乗数リコード回路の基本単位 １０２ 中間和中間桁上げ生成回路 １０３ リコード値生成回路 １０４ 選択回路 １０５ ０値生成回路 １０６ 丸め桁上げ生成回路 ２０１〜２０５ ラッチ ２０６ 部分積生成加算回路 ２０７ 図１または図３記載の乗数リコード回路 ２０８ ２進数変換回路 ２０９ 丸め処理回路 ３０１ 冗長２進数２ビットブースリコード回路の基本
単位 ３０２ 選択回路 ３０３ 丸め桁上げ生成回路 ３０４ ０値生成回路 ６０１ ２ビットブースリコード回路の基本単位 ６０２ 選択回路 ６０３ 丸め桁上げ生成回路 ６０４ ０値生成回路 ７０１〜７０６ ラッチ ７０７ 乗数リコード回路 ７０８ 桁上げ生成回路 ８０１ １値生成回路 ８０２ 選択回路 １２０１ 選択回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基数ΥのＭ桁の数値をＮ桁の連続した集
   合に分割し（Ｍ＞＝Ｎ）、該集合を入力とし、該集合の
   数値Ｚｇ_i をＺｇ_i ＝Ｃ_i ×Υ^N ＋Ｓ_i に従い中間和Ｓ
   _i と中間桁上げＣ_i に分割する複数の中間和中間桁上げ
   生成手段、前記中間和Ｓ_i と１つ下位の集合からの中間
   桁上げＣ_i-1 を加算するリコード値生成手段を有するリ
   コード回路と、 前記中間桁上げＣ_i と同じフォーマットの１つ以上の数
   値の中から１つを選択し、選択された値を前記リコード
   値生成手段の１つ下位集合からの中間桁上げＣ_i-1 とし
   て入力する選択回路と、 前記リコード値生成手段より出力されるリコード値に基
   づき被乗数との部分積を生成加算して前記リコード回路
   に出力する部分積生成加算回路と、を具備することを特
   徴とする乗算処理装置。
2. 【請求項２】 前記部分積生成加算回路の出力を所定ビ
   ットに丸める丸め桁上げ生成回路を有し、該丸め桁上げ
   生成回路の桁上げ出力を前記選択回路の入力とすること
   を特徴とする請求項１記載の乗算処理装置。
3. 【請求項３】 入力データを論理反転して前記各中間和
   中間桁上げ生成手段に入力し、前記選択回路に数値”
   １”を入力することを特徴とする請求項１記載の乗算処
   理装置。
4. 【請求項４】 前記中間和中間桁上げ生成手段の入力を
   符号付きディジット数としたことを特徴とする請求項１
   記載の乗算処理装置。
5. 【請求項５】 前記中間和中間桁上げ生成手段の入力を
   桁上げ保存形の数値としたことを特徴とする請求項１記
   載の乗算処理装置。
6. 【請求項６】 前記中間和中間桁上げ生成手段は、基数
   ２の符号付きディジット数を２桁の連続した集合に分割
   し、該集合の上位桁が１であるという信号Ｑ_i と一つ下
   位集合からの信号Ｑ_i-1 を使用し、該集合値Ｚｇ_i をＺ
   ｇ_i ＝４×Ｃ_i ＋Ｓ_i に従い、中間和Ｓ_i 、中間桁上げ
   Ｃ_i に分割し、さらにＲ_i＝Ｓ_i ＋Ｑ _i-1 ，Ｂ_i ＝Ｃ_i
   ＋Ｑ_i バーに従い第２の中間和Ｒ_i 、第２の中間桁上げ
   Ｂ_i を生成するものであり、 リコード値生成手段は、前記第２の中間和Ｒ_i と一つ下
   位集合からの第２の中間桁上げＢ_i-1 を使用し、Ｚ_i ＝
   Ｃ_i-1 ＋Ｓ_i ＝Ｂ_i-1 ＋Ｒ_i −１に従い、リコード値Ｚ
   _i を計算するものであることを特徴とする請求項１記載
   の乗算処理装置。
7. 【請求項７】 ２^-iの重みを持つ桁から上位に非零の値
   を持ち、２^-(i+1)の重みを持つ桁から下位が０である２
   進数で表現された定数Ａから、冗長２進数で表現された
   ある数値Ｂ（但し数値Ｂは２進数に変換するとＢｂ±α
   ・２^-kに等しい。ここでＢｂは２^-jの重みを持つ桁から
   上位に非零の値を持つ定数。１／２≦α＜１、ｉ，ｊ＜
   ｋ）なる数を減算し前記リコード回路に入力する乗算処
   理装置において、 ｌをｉ，ｊのうち大きい方の値とすれば、最上位から２
   ^-l桁目までＡ−Ｂｂを設定し、２^-(l+1)桁目から２
   ^-(l+m)桁目まで数値０を設定し（1 ≦ｍ≦ｋ−ｌ）、２
   ^-(l+m+1)桁目には、ある数値Ｂの２^-(l+m)桁目の値が数
   値０以外であれば数値Ｂの２^-(l+m+1)桁の値、数値０で
   あればその符号反転値を設定し、２^-(l+m+2)桁目以下す
   べての桁には、ある数値Ｂの２^-(l+m+2)桁目以下の符号
   反転値を設定し、リコード回路の入力とする入力選択手
   段を具備することを特徴とする請求項１記載の乗算処理
   装置。
8. 【請求項８】 前記ある数値Ｂが桁上げ保存形の数値で
   あることを特徴とする請求項７記載の乗算処理装置。
9. 【請求項９】 前記入力選択手段は、小数点より下位１
   桁目以上の数値にある定数値を選択し、入力値の小数点
   より下位３桁目以下の数値の符号反転値を選択し、小数
   点より下位１桁目の入力値の値が数値０以外であれば小
   数点より下位２桁目の入力値を選択し、数値０であれば
   その入力値の符号反転値を選択するものであることを特
   徴とする請求項７記載の乗算処理装置。