JPS63201825A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS63201825A JPS63201825A JP62035042A JP3504287A JPS63201825A JP S63201825 A JPS63201825 A JP S63201825A JP 62035042 A JP62035042 A JP 62035042A JP 3504287 A JP3504287 A JP 3504287A JP S63201825 A JPS63201825 A JP S63201825A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、算術演算処理装置に係り、特に内部演算の繰
り返し実行の高速化に好適な演算処理装置に関する。
り返し実行の高速化に好適な演算処理装置に関する。
従来の技術
従来、高速乗算器については、日経エレクトロニクス、
１９７８．６−２９ （１９７８年）第７６頁から第９
ｏ頁に論じられている。２進の配列型乗算器やＷａｌｌ
ａｃｅ 木を用いた乗算器では、部分積を桁上げ保存加
算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）を用いて加
え合せ、桁上げ保存表現（２つの２進数）で表わされた
積を求めた後、最後に積を桁上げ先見（Ｃａｒｒｙ Ｌ
ｏｏｋ Ａｈｅａｄ）加算器等を用いて通常の２進数に
変換する。まだ、これらの乗算器では、２ピツ） Ｂｏ
ｏｔｈの方法により乗数を各桁が（−２゜−１，０，１
，２）の要素である４進符号付きディジット数に変換し
て部分積の数を半減し、ノ・−ドウエア量の削減および
計算の高速化を行っている。
１９７８．６−２９ （１９７８年）第７６頁から第９
ｏ頁に論じられている。２進の配列型乗算器やＷａｌｌ
ａｃｅ 木を用いた乗算器では、部分積を桁上げ保存加
算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）を用いて加
え合せ、桁上げ保存表現（２つの２進数）で表わされた
積を求めた後、最後に積を桁上げ先見（Ｃａｒｒｙ Ｌ
ｏｏｋ Ａｈｅａｄ）加算器等を用いて通常の２進数に
変換する。まだ、これらの乗算器では、２ピツ） Ｂｏ
ｏｔｈの方法により乗数を各桁が（−２゜−１，０，１
，２）の要素である４進符号付きディジット数に変換し
て部分積の数を半減し、ノ・−ドウエア量の削減および
計算の高速化を行っている。
発明が解決しようとする問題点
上記従来技術では、多項式の計算等の乗算を繰り返し行
う応用に対する高速化に関する配慮がなされておらず、
特に、前段の乗算結果（つまり積）を次段の乗算の乗数
とするような応用に用いる場合、積を桁上げ保存表現か
ら一端、２進表現に変換し、さらに、４進符号付きディ
ジット数に変換するため、演算数の桁数が大きくなると
、桁上げ５ ヘー。
う応用に対する高速化に関する配慮がなされておらず、
特に、前段の乗算結果（つまり積）を次段の乗算の乗数
とするような応用に用いる場合、積を桁上げ保存表現か
ら一端、２進表現に変換し、さらに、４進符号付きディ
ジット数に変換するため、演算数の桁数が大きくなると
、桁上げ５ ヘー。
保存表現から２進表現への変換に要する時間が長くなり
、さらに、乗算の繰り返し回数が増すと、計算時間が膨
大となるという問題点がある。
、さらに、乗算の繰り返し回数が増すと、計算時間が膨
大となるという問題点がある。
本発明の目的は、このような従来の問題点を改善し、乗
算等の内部演算の出力である内部表現を次段の内部演算
の入力とすることによって繰り返し演算を高速化する演
算処理装置を提供することである。
算等の内部演算の出力である内部表現を次段の内部演算
の入力とすることによって繰り返し演算を高速化する演
算処理装置を提供することである。
問題点を解決するだめの手段
上記目的は、（１）乗算等の内部演算の演算結果を複数
の数を用いた表現で求める演算処理装置において、それ
らの複数の数を各々保持する複数個の記憶手段と、前記
複数個の記憶手段に保持された複数の数から直接前記内
部演算への入力を生成する手段とを有し、前記内部演算
の出力である複数の数を前記複数個の記憶手段に保持す
ること、あるいは（２）乗算における乗数として前記複
数の数を入力する乗数リコード回路を備え、乗数の連続
した一定桁に対応する前記複数の数の各桁からなる集合
を６ベーン 構成して、乗数を前記集合の集りで表わし、それらの各
集合における中間結果を求める第１の手段と、それらの
各集合における中間桁上げを求める第２の手段とを有す
る第１ステツプの演算と、それらの各集合毎にその集合
における前記中間結果とその集合の一つ下位の集合から
の前記中間桁上げとからリコードされた乗数の桁を生成
する第３の手段を有する第２ステツプの演算とによって
前記乗数リコード回路を構成することによって達成され
る。
の数を用いた表現で求める演算処理装置において、それ
らの複数の数を各々保持する複数個の記憶手段と、前記
複数個の記憶手段に保持された複数の数から直接前記内
部演算への入力を生成する手段とを有し、前記内部演算
の出力である複数の数を前記複数個の記憶手段に保持す
ること、あるいは（２）乗算における乗数として前記複
数の数を入力する乗数リコード回路を備え、乗数の連続
した一定桁に対応する前記複数の数の各桁からなる集合
を６ベーン 構成して、乗数を前記集合の集りで表わし、それらの各
集合における中間結果を求める第１の手段と、それらの
各集合における中間桁上げを求める第２の手段とを有す
る第１ステツプの演算と、それらの各集合毎にその集合
における前記中間結果とその集合の一つ下位の集合から
の前記中間桁上げとからリコードされた乗数の桁を生成
する第３の手段を有する第２ステツプの演算とによって
前記乗数リコード回路を構成することによって達成され
る。
作用
前記手段（１）によって、乗算における桁上げ保存表現
等の内部演算結果である複数の数を用いた表現を、２進
表現に変換することなく、次段の内部演算への入力とす
ることができ、さらに、前記手段（２）によって、乗算
における乗数リコード回路で、桁上げ保存表現等の複数
の数を用いた表現を乗算の入力へ変換する回路を兼ねる
ことができる。
等の内部演算結果である複数の数を用いた表現を、２進
表現に変換することなく、次段の内部演算への入力とす
ることができ、さらに、前記手段（２）によって、乗算
における乗数リコード回路で、桁上げ保存表現等の複数
の数を用いた表現を乗算の入力へ変換する回路を兼ねる
ことができる。
しだがって、乗算等の内部演算の繰り返し実行の高速化
が可能となる。
が可能となる。
７ ・、−１
実施例
以下、本発明の一実施例を図面により説明する。
本実施例では特に部分積の加算に桁上げ保存加算器（Ｃ
ａｒｒｙ ５ａｖｅ Ａｄｄｅｒ ）を用い、乗数を桁
上げ保存表現（２つの２進数）から各桁が（−２゜−１
，ｏ、１．２）の要素である４進符号付きディジット数
ヘリコードする回路を有する乗算器を例として説明する
。
ａｒｒｙ ５ａｖｅ Ａｄｄｅｒ ）を用い、乗数を桁
上げ保存表現（２つの２進数）から各桁が（−２゜−１
，ｏ、１．２）の要素である４進符号付きディジット数
ヘリコードする回路を有する乗算器を例として説明する
。
第１図は、本実施例における乗算器の一構成例を示すブ
ロック図である。第１図における乗算器は、乗数のリコ
ード回路１、部分積生成・加算回路２、加算器３、マル
チプレクサ４，５、およびレジスタ１０，１１．１２．
１３によって構成される。また、信号線２１ ．２２．
２３．２４ 。
ロック図である。第１図における乗算器は、乗数のリコ
ード回路１、部分積生成・加算回路２、加算器３、マル
チプレクサ４，５、およびレジスタ１０，１１．１２．
１３によって構成される。また、信号線２１ ．２２．
２３．２４ 。
２５．２６．２７．２８．３１ ．３２．３３および３
４は、それぞれｎビット２値信号であり、信号線２１お
よび２４は被乗数、２２は乗数、３１は積の中間結果、
３２は積の桁上げ数、３３および３４は最終積をそれぞ
れ示す２の補数表示の２進数を表わす。ただし、本実施
例では簡単のため、ｎは桁溢れしない程度に十分大きく
し、さらに丸め処理を省略している。また、信号２９は
リコードされた乗数を示す４進符号付きディジット数を
表す信号である。なお、信号２３は恒等的に。を表すｎ
ビット信号である。以下、各ブロックについて説明する
。
４は、それぞれｎビット２値信号であり、信号線２１お
よび２４は被乗数、２２は乗数、３１は積の中間結果、
３２は積の桁上げ数、３３および３４は最終積をそれぞ
れ示す２の補数表示の２進数を表わす。ただし、本実施
例では簡単のため、ｎは桁溢れしない程度に十分大きく
し、さらに丸め処理を省略している。また、信号２９は
リコードされた乗数を示す４進符号付きディジット数を
表す信号である。なお、信号２３は恒等的に。を表すｎ
ビット信号である。以下、各ブロックについて説明する
。
部分積生成・加算回路２は、リコードされた乗数２９の
各ディジット毎にそのディジットと被乗数２４との部分
積をとり、全ディジットに対する部分積を加え合せ、積
を桁上げ保存表現（積の中間結果３１と積の桁上げ数３
２）で求める回路である。部分積の生成においては、リ
コードされた乗数の各ディジットが（−２，−１，０，
１，２）のいずれかの値に応じて、被乗数の２倍と正負
の符号反転等を行う。被乗数の２倍は被乗数の各桁を左
へ１ビツトシフトすることにより容易に行え、また、被
乗数の２の補数をとることによって正負の符号反転も容
易に実現できる。さらに部分積の加算は、桁上げ保存加
算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）を用いたＷ
ａｌｌａｃｅ木あるいは配列型で容易に実現９１・−７ できる。
各ディジット毎にそのディジットと被乗数２４との部分
積をとり、全ディジットに対する部分積を加え合せ、積
を桁上げ保存表現（積の中間結果３１と積の桁上げ数３
２）で求める回路である。部分積の生成においては、リ
コードされた乗数の各ディジットが（−２，−１，０，
１，２）のいずれかの値に応じて、被乗数の２倍と正負
の符号反転等を行う。被乗数の２倍は被乗数の各桁を左
へ１ビツトシフトすることにより容易に行え、また、被
乗数の２の補数をとることによって正負の符号反転も容
易に実現できる。さらに部分積の加算は、桁上げ保存加
算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）を用いたＷ
ａｌｌａｃｅ木あるいは配列型で容易に実現９１・−７ できる。
加算器３は、積を桁上げ保存表現（積の中間結果３１と
積の桁上げ数３２）から通常の２進表現に変換する回路
である。つまり、積の中間結果３１と積の桁上げ数３２
とを加算して、２進表現の最終積３３を求める回路であ
り、桁上げ先見（Ｃａｒｒｙ Ｌｏｏｋ Ａｈｅａｄ
）加算器で容易に実現できる。
積の桁上げ数３２）から通常の２進表現に変換する回路
である。つまり、積の中間結果３１と積の桁上げ数３２
とを加算して、２進表現の最終積３３を求める回路であ
り、桁上げ先見（Ｃａｒｒｙ Ｌｏｏｋ Ａｈｅａｄ
）加算器で容易に実現できる。
マルチプレクサ４および５は、次段の乗算の乗数に、外
部からの乗数２２か、あるいは前段の乗算の積を表わす
桁上げ保存表現３１および３２かのいずれかを選択する
回路である。ただし、乗数２２は通常の２進数であるの
で、マルチプレクサ５への一方の入力信号２３は便宜上
０とする。また、マルチプレクサ４．６への入力信号２
２．２３を互いに入れ換えてもよい。
部からの乗数２２か、あるいは前段の乗算の積を表わす
桁上げ保存表現３１および３２かのいずれかを選択する
回路である。ただし、乗数２２は通常の２進数であるの
で、マルチプレクサ５への一方の入力信号２３は便宜上
０とする。また、マルチプレクサ４．６への入力信号２
２．２３を互いに入れ換えてもよい。
レジスタ１０，１１．１２および１３は、それぞれ被乗
数２乗数の桁上げ保存表現における中間結果、桁上げ数
および最終積を表わす２進数を格納するｎビットの記憶
装置である。なお、レジス１０ペーン タ１ｏは、乗算への入力信号の同期が何らかの方法でと
れるならば、省略することが可能である。
数２乗数の桁上げ保存表現における中間結果、桁上げ数
および最終積を表わす２進数を格納するｎビットの記憶
装置である。なお、レジス１０ペーン タ１ｏは、乗算への入力信号の同期が何らかの方法でと
れるならば、省略することが可能である。
次に、リコード回路１について説明する。
第２図は、本発明の一実施例における乗数のリコード回
路１を構成する基本回路の概略ブロック図である。第２
図の基本回路は、中間桁上げ生成部１０１．中間結果生
成部１０２およびリコードされた乗数生成部１０３から
構成されておシ、中間桁上げ生成部１０１および中間結
果生成部１０２は共に、乗数の桁上げ保存表現における
中間結果を表わす数２７の第２ｊ＋１桁！２ｊ＋１１１
１ 、第２３桁Ｌ ２ ｊフッ２．第２ｊ−１桁、ｒ２
ｊ−１１１３、および乗数の桁上げ保存表現における桁
上げ数を表わす数２８の第２ｊ＋１桁ｙ２ｊ＋、 １２
１ 、第２ｊ桁ｙ２ｊ １２２．第２ｊ−１桁、ｙ、、
ｊ 、１２３を入力し、それぞれ第コディジットにお
ける中間桁上げＣコ１３１および中間結果Ｓｊ １３
２を出力する。
路１を構成する基本回路の概略ブロック図である。第２
図の基本回路は、中間桁上げ生成部１０１．中間結果生
成部１０２およびリコードされた乗数生成部１０３から
構成されておシ、中間桁上げ生成部１０１および中間結
果生成部１０２は共に、乗数の桁上げ保存表現における
中間結果を表わす数２７の第２ｊ＋１桁！２ｊ＋１１１
１ 、第２３桁Ｌ ２ ｊフッ２．第２ｊ−１桁、ｒ２
ｊ−１１１３、および乗数の桁上げ保存表現における桁
上げ数を表わす数２８の第２ｊ＋１桁ｙ２ｊ＋、 １２
１ 、第２ｊ桁ｙ２ｊ １２２．第２ｊ−１桁、ｙ、、
ｊ 、１２３を入力し、それぞれ第コディジットにお
ける中間桁上げＣコ１３１および中間結果Ｓｊ １３
２を出力する。
また、リコードされた乗数生成部１０３は、第ｊディジ
ットにおける中間結果５ｊ１３２および第コー１ディジ
ットからの中間桁上げＣｊ、１３３１１ ／−。
ットにおける中間結果５ｊ１３２および第コー１ディジ
ットからの中間桁上げＣｊ、１３３１１ ／−。
を入力し、リコードされた乗数の第ｊディジットＲｊ
１４１を出力する。つまり、リコードは２ステツプで行
う。
１４１を出力する。つまり、リコードは２ステツプで行
う。
第１ステツプでは、乗数の桁上げ保存表現における２数
２７および２８をそれぞれ２桁ずつのグループに分割し
、そのグループの２桁ｘ２ｊ＋１１１１゜Ｊ２ｊ１１２
およびｙ２ｊ（１１２１、ｙ２ｊ １２２ と１つ下
位グループの上位桁Ｘ・ １１３および２フー１ ｙ２ｊ−１１２３とから、中間桁上げＣｊ １３１と中
間結果５ｊ１３２を求める。
２７および２８をそれぞれ２桁ずつのグループに分割し
、そのグループの２桁ｘ２ｊ＋１１１１゜Ｊ２ｊ１１２
およびｙ２ｊ（１１２１、ｙ２ｊ １２２ と１つ下
位グループの上位桁Ｘ・ １１３および２フー１ ｙ２ｊ−１１２３とから、中間桁上げＣｊ １３１と中
間結果５ｊ１３２を求める。
第２ステツプでは、そのグループの中間結果５ｊ１３２
と１つ下位グループからの中間桁上げＣｊ 。
と１つ下位グループからの中間桁上げＣｊ 。
１３３とからリコードされた乗数の第ｊデイジッ）Ｒｊ
１４１を決定する。ただし１．２：２ｊ＋１１１１゜ｘ
２ｊ１１２ 、 ｘ２ｊ １１１３ 、 ｙ２ｊ＋１
１２１ 、！／２ｊ１２２およびｙ １２３は、そ
れぞれ（０，１）２コー１ のいずれかの値を表わす１ビツト２値信号であり、中間
桁上げＣｊ １３１およびＣｊ−４１３３は共に（ｏ、
１，２）のいずれかの値を表す信号であシ、また、中間
結果Ｓｊ １３２は（−３、−２、−１。
１４１を決定する。ただし１．２：２ｊ＋１１１１゜ｘ
２ｊ１１２ 、 ｘ２ｊ １１１３ 、 ｙ２ｊ＋１
１２１ 、！／２ｊ１２２およびｙ １２３は、そ
れぞれ（０，１）２コー１ のいずれかの値を表わす１ビツト２値信号であり、中間
桁上げＣｊ １３１およびＣｊ−４１３３は共に（ｏ、
１，２）のいずれかの値を表す信号であシ、また、中間
結果Ｓｊ １３２は（−３、−２、−１。
ｏ、１）のいずれかの値を表わす信号であり、リコード
された乗数Ｒｊ１４１は（−２，−１，０゜１．２）の
いずれかの値を表わす信号である。
された乗数Ｒｊ１４１は（−２，−１，０゜１．２）の
いずれかの値を表わす信号である。
以下、第２図における各ブロックについて説明する。
中間桁上げ生成部１０１および中間結果生成部１０２は
、前記２数（つまり２７．２８）の第２ｊ十１桁、第２
ｊ桁および第２ｊ−１桁のそれぞれ各桁毎の算術和！２
ｊ＋１ ＋ｙｚｊ＋１ 、 、ｒ２ｊ ＋ｙ２ｊ およ
びｘ２； 、＋ｙ２ｊｊから、第３図に示す規則によ
り、中間桁上げＣｊ１３１および中間結果Ｆ３３ １ｓ
２を生成する回路である。ただし、＋は加算を行う算
術演算子である。
、前記２数（つまり２７．２８）の第２ｊ十１桁、第２
ｊ桁および第２ｊ−１桁のそれぞれ各桁毎の算術和！２
ｊ＋１ ＋ｙｚｊ＋１ 、 、ｒ２ｊ ＋ｙ２ｊ およ
びｘ２； 、＋ｙ２ｊｊから、第３図に示す規則によ
り、中間桁上げＣｊ１３１および中間結果Ｆ３３ １ｓ
２を生成する回路である。ただし、＋は加算を行う算
術演算子である。
リコードされた乗数生成部１０３ｔｔｉ、中間結果Ｓｊ
と１ディジット下位からの中間桁上げＣ，−４との加算
、つまり算術和Ｓｊ十〇ｊ、を行い、リコードされた乗
数の第ｊディジットを生成する回路である。ただし、リ
コードされた乗数は、（−２゜−１，０，１，２）のい
ずれかである。また、第３図の規則は、中間桁上げＣｊ
および中間結果５ｊ１３へ一ノ 決定規則の一例であり、中間結果Ｓ、が−３で、下位か
らの中間桁上げＣｊ−１が０となったり、中間結果が１
で下位からの中間桁上げが２になることがないように決
められている。
と１ディジット下位からの中間桁上げＣ，−４との加算
、つまり算術和Ｓｊ十〇ｊ、を行い、リコードされた乗
数の第ｊディジットを生成する回路である。ただし、リ
コードされた乗数は、（−２゜−１，０，１，２）のい
ずれかである。また、第３図の規則は、中間桁上げＣｊ
および中間結果５ｊ１３へ一ノ 決定規則の一例であり、中間結果Ｓ、が−３で、下位か
らの中間桁上げＣｊ−１が０となったり、中間結果が１
で下位からの中間桁上げが２になることがないように決
められている。
例えば、符号付きディジット数Ｒｊ 、 Ｃｊ 、 Ｓ
ｊを３ビツトの２の補数表示の２進数で表現すると、前
記中間桁上げ生成部１ｏ１．中間結果生成部１０２およ
びリコードされた乗数生成部１０３は容易に設計できる
。ただし、Ｃｊ は常に非負であるので、符号ビット
を省略し、２ビツトの信号で表現することができる。
ｊを３ビツトの２の補数表示の２進数で表現すると、前
記中間桁上げ生成部１ｏ１．中間結果生成部１０２およ
びリコードされた乗数生成部１０３は容易に設計できる
。ただし、Ｃｊ は常に非負であるので、符号ビット
を省略し、２ビツトの信号で表現することができる。
なお、本実施例では、乗数の桁上げ保存表現を第２ｊ＋
１桁と第２ｊ桁との２桁ずつのグループに分割したが、
第２ｊ桁と第２ｊ−１桁との２桁からなるグループに分
割することも可能である。
１桁と第２ｊ桁との２桁ずつのグループに分割したが、
第２ｊ桁と第２ｊ−１桁との２桁からなるグループに分
割することも可能である。
また、リコード回路１は、これらのグループの各グルー
プに対し、それぞれ第２図の基本回路を設け、リコード
された乗数の１デイジツトを生成する。
プに対し、それぞれ第２図の基本回路を設け、リコード
された乗数の１デイジツトを生成する。
なお、本実施例では乗算の繰り返しを行う演算１４ベー
ノ 器について説明したが、第１図における信号線３１およ
び３２に桁上げ保存加算器（Ｃａｒｒｙ ５ａｖｅ人ｄ
ｄｅｒ ）を挿入し、積の桁上げ保存表現と他の２進数
とを加算し、その結果を桁上げ保存表現で出力すること
によって、乗算と加算の繰り返しを行うことが可能とな
る。これによシ、 （（（（ｙ、Ｘｘ、＋ａ、）Ｘ、ｚ２＋ａ２）Ｘｘｓ＋
ａ３）×ｘ４＋ａ４）・・・参■・・ という形の多項式の計算も高速で実行することができる
。
ノ 器について説明したが、第１図における信号線３１およ
び３２に桁上げ保存加算器（Ｃａｒｒｙ ５ａｖｅ人ｄ
ｄｅｒ ）を挿入し、積の桁上げ保存表現と他の２進数
とを加算し、その結果を桁上げ保存表現で出力すること
によって、乗算と加算の繰り返しを行うことが可能とな
る。これによシ、 （（（（ｙ、Ｘｘ、＋ａ、）Ｘ、ｚ２＋ａ２）Ｘｘｓ＋
ａ３）×ｘ４＋ａ４）・・・参■・・ という形の多項式の計算も高速で実行することができる
。
第４図にその構成図を示す。ブロック６は桁上げ保存加
算器（Ｃ８Ａ）等の加算器であり、信号線２４は加数で
ある２進を表わすｎビット２値信号である。
算器（Ｃ８Ａ）等の加算器であり、信号線２４は加数で
ある２進を表わすｎビット２値信号である。
本実施例によれば、従来の桁上げ保存加算器（Ｃａｒｒ
ｙ ５ａｖｅ Ａｄｃｌｅｒ）を用いた乗算器に較べ、
繰り返し乗算を行う際に、積の桁上げ保存表現から通常
の２進表現への変換を省略できるので、演算数の桁数に
比例あるいはその対数に比例する演算時間が繰り返し回
数毎に短縮される等の効果が１５ヘー。
ｙ ５ａｖｅ Ａｄｃｌｅｒ）を用いた乗算器に較べ、
繰り返し乗算を行う際に、積の桁上げ保存表現から通常
の２進表現への変換を省略できるので、演算数の桁数に
比例あるいはその対数に比例する演算時間が繰り返し回
数毎に短縮される等の効果が１５ヘー。
ある。
発明の効果
本発明によれば、演算処理装置の内部演算の出力結果を
直接、次段の演算の入力とすることができ、内部演算数
を内部表現から２進表現等の外部表現に変換する必要が
ないので、乗算等の繰り返し演算あるいは加減算と乗算
等の連続演算の高速化などの効果がある。
直接、次段の演算の入力とすることができ、内部演算数
を内部表現から２進表現等の外部表現に変換する必要が
ないので、乗算等の繰り返し演算あるいは加減算と乗算
等の連続演算の高速化などの効果がある。
第１図は本発明の一実施例の乗算器の構成を示すブロッ
ク図、第２図は乗数のリコード回路を構成する基本回路
の概略ブロック図、第３図はリコ１ ・・・・リコード
回路、２・・・・・部分積生成・加算回路、３・・・・
・・加算器、４．５・・・・・・マルチプレクサ、１０
．１１．１２．１３・・・・・・レジスタ、１０１・・
・・・・中間桁上げ生成部、１０２・・・・・・中間結
果生成部、１０３・・・・・リコードされた乗数生成部
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４図
ク図、第２図は乗数のリコード回路を構成する基本回路
の概略ブロック図、第３図はリコ１ ・・・・リコード
回路、２・・・・・部分積生成・加算回路、３・・・・
・・加算器、４．５・・・・・・マルチプレクサ、１０
．１１．１２．１３・・・・・・レジスタ、１０１・・
・・・・中間桁上げ生成部、１０２・・・・・・中間結
果生成部、１０３・・・・・リコードされた乗数生成部
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４図
Claims (3)
- （１）１内部演算数が複数の数の各々を表わす複数個の
変数の１次多項式で表現できるとき、前記内部演算数を
前記複数の数の組で表わし、内部演算に前記複数の数で
表わされた内部演算数を用いる演算処理装置において、
前記内部演算数を表わす複数の数を各々保持する複数個
の記憶手段と、前記内部演算数と同表現である複数の数
の組で表わされた結果を出力する所望の１つないしは複
数の内部演算手段と、前記複数個の記憶手段に保持され
た内部演算数を表わす複数の数から前記内部演算手段へ
の少なくとも１つの入力を生成する手段とを有し、前記
内部演算手段の出力である前記結果を表わす複数の数を
前記複数個の記憶手段に保持することによって、前記内
部演算を繰り返し、あるいは連続して実行することを特
徴とする演算処理装置。 - （２）被乗数とリコードされた乗数とからそれらの積を
複数の数を用いた表現で求める乗算手段、あるいは該乗
算手段と前記積に１数を加算して和を前記表現で求める
加算手段と、前記表現の複数の数をそれぞれ保持する複
数個の記憶手段と、前記複数個の記憶手段に保持された
前記複数の数から前記乗算手段への入力となるリコード
された乗数を生成するリコード手段と、前記乗算手段あ
るいは加算手段の出力である前記複数の数から積あるい
は和を表わす１つの数への変換手段とを有し、前記乗算
手段あるいは加算手段の出力である前記複数の数を前記
複数個の記憶手段に保持させることにより、乗算あるい
は乗算と加算の繰り返し実行をすることを特徴とする演
算処理装置。 - （３）乗算における積あるいは前記積と他の１数の和（
差）を複数の数で表わし、前記積あるいは前記和（差）
が前記複数の数を表わす複数個の変数の１次多項式で表
現される演算処理装置において、前記複数の数を乗数と
して入力する乗数リコード回路を備え、乗数の連続した
一定桁に対応する前記複数の数の各桁からなる集合を構
成して、乗数を前記集合の集りで表し、前記各集合にお
ける中間結果を求める第１の手段と、前記各集合におけ
る中間桁上げを求める第２の手段とを有する第１ステッ
プの演算と、前記各集合毎に、該集合における前記中間
結果と隣接する下位の集合からの前記中間桁上げとから
リコードされた乗数の桁を生成する第３の手段を有する
第２ステップの演算とによって前記乗数リコード回路を
構成することを特徴とする演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035042A JPS63201825A (ja) | 1987-02-18 | 1987-02-18 | 演算処理装置 |
| US07/095,525 US4868777A (en) | 1986-09-12 | 1987-09-10 | High speed multiplier utilizing signed-digit and carry-save operands |
| US03/239,243 US5031136A (en) | 1986-06-27 | 1990-05-07 | Signed-digit arithmetic processing units with binary operands |
| US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035042A JPS63201825A (ja) | 1987-02-18 | 1987-02-18 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63201825A true JPS63201825A (ja) | 1988-08-19 |
| JPH0583930B2 JPH0583930B2 (ja) | 1993-11-30 |
Family
ID=12430983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035042A Granted JPS63201825A (ja) | 1986-06-27 | 1987-02-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511981A (ja) * | 1990-08-07 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 乗算処理装置 |
-
1987
- 1987-02-18 JP JP62035042A patent/JPS63201825A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511981A (ja) * | 1990-08-07 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 乗算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583930B2 (ja) | 1993-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |