JPH05120117A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【目的】メモリチップのスピードによらないメモリコン
トローラを開発する。 【構成】メモリコントローラ外部にＲＯＭ３を用意す
る。ＲＯＭ３にはメモリチップのタイミングデーダが格
納されている。メモリシーケンサ２は必要に応じてダイ
ナミックメモリ６の制御信号を出力し、同時に、ＲＯＭ
３に必要なタイミングデータが格納されているアドレス
を出力する。ＲＯＭ３はそのアドレスに対応したタイミ
ングデータを出力し、カウンタ４にロードされる。カウ
ンタ４はデータをカウントダウンしていき、カウンタ値
が終了するとメモリシーケンサ２に対して信号を出力
し、メモリシーケンサ２は必要なタイミングスを得る。 【効果】上記により、タイミングデータが格納されてい
るＲＯＭ３を交換するだけで、複数のスピードのメモリ
を制御することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリコントローラに
関し、特にダイナミック型のメモリを制御するメモリコ
ントローラに関する。

【０００２】

【従来の技術】従来、この種のメモリコントローラは、
メモリ制御に必要なタイミングを発生するのためのタイ
ミング回路をメモリコントローラ内部に固定化された専
用回路として持つか、または、専用のタイミングカウン
タをメモリコントローラ内部に持っている。

【０００３】

【発明が解決しようとする課題】上述した従来のメモリ
コントローラは、メモリコントローラ内部にメモリ制御
に必要なタイミングを保持しているため、メモリコント
ローラ自体の回路規模が膨大になるという欠点がある。

【０００４】また、スピードの異なるダイナミック型メ
モリを制御する場合、新たにそれ専用にメモリコントロ
ーラを作り直さなければならないという欠点がある。

【０００５】本発明の目的は、メモリ制御に必要なタイ
ミング発生回路をデータメモリとカウンタで構成し、そ
のデータメモリをメモリコントローラの外部に置くこと
により、上記の欠点を解消し、データメモリの交換だけ
で、スピードの異なるメモリチップの制御が可能とな
り、また、タイミングのデータはすべてデータメモリ内
に納められているため、メモリコントローラ内に複雑な
タイミング発生回路を保持する必要がなくなり、メモリ
コントローラの回路規模が小規模ですみ、また、メモリ
コントローラ内部は各ブロック毎に独立しており、その
ブロック間は少数の信号線で接続されているため、ＣＰ
Ｕが変更された時やメモリ制御の方式を変更したい時な
ど、必要な最低限のブロックの変更のみで対応できるの
で、アーキテクチャの変更に簡単に対応でき、また、Ｃ
ＰＵサイクル系とメモリ制御系で異なるクロックを使用
できるため、メモリ制御部はＣＰＵの動作周波数とは無
関係に、メモリ制御に必要なタイミングを発生する周波
数のクロックオシレータを選択することができるメモリ
コントローラを提供することにある。

【０００６】

【課題を解決するための手段】本第一の発明のメモリコ
ントローラは、ダイナミック型メモリを制御するメモリ
コントローラの外部にダイナミック型メモリのメモリ制
御のための所定のタイミングデータを格納したリードオ
ンリメモリ（以下、ＲＯＭと称す）を有している。

【０００７】本第二の発明のメモリコントローラは、ダ
イナミック型メモリを制御するメモリコントローラの外
部にダイナミック型メモリのメモリ制御のための所定の
タイミングデータを格納するスタティックランダムアク
セスメモリ（以下、スタティックＲＡＭと称す）をして
いる。

【０００８】本第三の発明のメモリコントローラは、ダ
イナミック型メモリを制御するメモリコントローラのサ
イクルを起動する中央処理装置（以下、ＣＰＵと称す）
のクロック信号に同期した第一のクロック信号と、ＣＰ
Ｕのクロック信号と同期していないメモリ制御のために
予じめ定められた第二のクロック信号とを同時に入力し
てメモリの制御を行っている。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１０】図１は本発明の一実施例のメモリコントロ
ーラを使用した装置のブロック図、図２は本第一の発明
の一実施例のＲＯＭを外部データとして持つメモリコン
トローラのブロック図、図３は本第二の発明の一実施例
のＲＡＭを外部データとして持つメモリコントローラの
ブロック図である。

【００１１】図１において、本実施例のメモリコントロ
ーラを使用した装置は、ＣＰＵ５と、メモリコントロー
ラ９と、ダイナミックメモリ６と、データメモリ１０と
から構成されている。

【００１２】そして、ダイナミックメモリ６のタイミン
グデータをデータメモリ１０が格納しており、ＣＰＵ５
の指示によりそのタイミングデータを基にメモリコント
ローラ９はダイナミックメモリ６の制御を行う。

【００１３】次に、図２を参照してメモリ制御タイミン
グデータ格納のデータメモリとして本第一の発明の実施
例のＲＯＭ３を使用した場合のダイナミックメモリ６の
制御手順について以下に説明する。

【００１４】ＣＰＵ５は、サイクルを起動したとき、そ
のアドレスとステータスをＣＰＵアドレス・ステータス
信号線１１に出力すると同時に、ＣＰＵサイクル信号線
１２によりサイクルの起動を知らせる。

【００１５】ＣＰＵデコーダ・サイクルトレーサ１は、
ＣＰＵアドレス・ステータス信号線１１を常に監視して
おり、メモリ６の種別により、サイクルのメモリ制御方
式を決定し、メモリ制御種別信号線２４にメモリ制御方
式を出力する。

【００１６】ＣＰＵ５からＣＰＵサイクル信号線１２に
よりサイクルの起動を知らされると、ＣＰＵデコーダ・
サイクルトレーサ１はメモリスタート信号線２１を通し
てメモリシーケンサ２に対してメモリ制御の開始を伝え
る。メモリシーケンサ２は、メモリ制御信号線２４を常
に監視しており、それによりメモリ制御のタイミングが
格納されているアドレスをＲＯＭアドレス信号線３１を
通してＲＯＭ３に出力する。

【００１７】ＲＯＭ３はＲＯＭアドレス信号線３１によ
り指定されたカウント値をカウントデータ信号線４１を
通してカウンタ４に出力する。

【００１８】ＣＰＵデコーダ・サイクルトレーサ１から
メモリスタート信号線２１によりメモリ制御の開始とメ
モリ制御種別とが伝えられると、メモリシーケンサ２は
メモリ制御種別に応じた信号をメモリ制御信号線６１を
通してメモリ６に出力する。また、上述したように、そ
の信号の出力タイミングが格納されているアドレスをＲ
ＯＭアドレス信号線３１を通してＲＯＭ３に出力し、カ
ウントデータ信号線４１を通してカウンタ４に出力され
ているので、必要なタイミングでカウンタ・データロー
ド信号線４２を通してカウンタ４にタイミングデータの
ロードを指示する。また、ＲＯＭ３に対しては、次のメ
モリ制御動作に必要なタイミングが格納されているアド
レスをＲＯＭアドレス信号線３１に出力し、次のメモリ
制御動作に備える。

【００１９】カウンタ４はカウンタ・データロード信号
線によりデータのロードを指示されると、カウントデー
タ信号線４１に示されたカウントデータをロードし、カ
ウントを始める。カウンタの値が終了すると、カウンタ
４はカウントエンド信号線２２を通してメモリシーケン
サ２にカウンタの終了を知らせる。

【００２０】メモリシーケンサ２は、カウントエンド信
号線２２によりカウンタの終了を知らされると、メモリ
制御信号線６１の状態を次のメモリ制御動作の状態に変
更し、同時にカウンタ・データロード信号線４２を通し
てカウンタ４に新しいデータのロードを指示する。

【００２１】カウンタ４は、新たなデータのカウントを
開始し、カウントが終了したら、それをメモリシーケン
サ２に知らせる。

【００２２】上述の手続きを必要な回数繰り返し、最後
の手続きが終了したら、メモリエンド信号線１４を通し
て一連のメモリ制御が終了したことをＣＰＵデコーダ・
サイクルトレーサ１に知らせる。

【００２３】ＣＰＵデコーダ・サイクルトレーサ１は、
メモリエンド信号線１４を通してメモリシーケンサ２が
メモリ制御を終了したことを知らされると、ＣＰＵサイ
クル信号線１２を通してＣＰＵ５にサイクルの終了を知
らせる。

【００２４】ＣＰＵ５はＣＰＵサイクル信号線１２によ
りサイクルの終了が報告されると、新たに次のサイクル
の起動を開始する。

【００２５】以上のようにしてＣＰＵのサイクル制御の
ための動作部と、メモリ制御のための動作部は少数の手
順信号によって接続され、その信号をＣＰＵクロックと
は非同期に入力するように設計することにより、特にＣ
ＰＵクロック線１３とメモリクロック線２３に同じ周波
数のクロックを供給する必要はなくなる。

【００２６】ここで、本第三の発明は、メモリシーケン
サ２とカウンタ４のメモリ制御にはＣＰＵクロックに依
存したい最適なクロックをメモリクロック線２３に供給
することにある。

【００２７】次に、図３を参照して上記の図２で説明を
したＲＯＭ３の代わりに本第二の発明の実施例のスタテ
ィック型ＲＡＭ８を使用した場合のダイナミックメモリ
６の制御手順について以下に説明する。

【００２８】システムの電源投入後、メモリ６の制御を
行うより前にスタティック型ＲＡＭ８に対してメモリ制
御タイミングデータを格納する必要があるが、その方法
は以下のように行う。

【００２９】システムの電源投入直後、バッファ７はＣ
ＰＵデータバス５１の信号をスタティックＲＡＭライト
データ８１に出力するようになっている。この時、ＣＰ
Ｕ５に対して特定のアドレスに対してデータライトを行
うようにあらかじめプログラミングされているものとす
る。

【００３０】ＣＰＵ５はあらかじめプログラミングされ
たアドレスに対してデータライトを行う。すると、ＣＰ
Ｕデコーダ・サイクルトレーサ１とメモリシーケンサ２
は、スタティックＲＡＭ８へのデータ書き込み状態であ
ることを検出し、ＲＯＭアドレス信号線３１を通してス
タティックＲＡＭ８に対してメモリ制御タイミングデー
タを格納するためのアドレスを出力する。

【００３１】メモリシーケンサ２はスタティックＲＡＭ
８がデータ書き込み可能なタイミングになったらスタテ
ィックＲＡＭ制御信号線８２を通してスタティックＲＡ
Ｍ８に対してデータ書き込みタイミングを出力する。

【００３２】スタティックＲＡＭ８は、スタティックＲ
ＡＭ制御信号線８２よりデータ書き込みタイミングを知
らされたら、スタティックＲＡＭライトデータ線８１上
の値をＲＯＭアドレス信号線３１のアドレスに書き込
む。

【００３３】上述の手順で、必要なデータのスタティッ
クＲＡＭ８への書き込みが終了した後、メモリシーケン
サ２はバッファ７に対してスタティックＲＡＭライトデ
ータ８１線への信号出力を中止させる。

【００３４】上述の手段でスタティックＲＡＭ８へのメ
モリ制御タイミングデータの書き込みが終了した後のダ
イナミックメモリ６の制御手順は図１で説明した手順と
同一である。

【００３５】

【発明の効果】以上説明したように、本発明のメモリコ
ントローラは、メモリ制御に必要なタイミング発生回路
をデータメモリとカウンタで構成し、そのデータメモリ
をメモリコントローラの外部に置くことにより、データ
メモリの交換だけで、スピードの異なるメモリチップの
制御が可能となるという効果がある。

【００３６】また、タイミングのデータはすべてデータ
メモリ内に納められているため、メモリコントローラ内
に複雑なタイミング発生回路を保持する必要がなくな
り、メモリコントローラの回路規模が小規模ですむとい
う効果がある。

【００３７】また、メモリコントローラ内部は各ブロッ
ク毎に独立しており、そのブロック間は少数の信号線で
接続されているため、ＣＰＵが変更された時やメモリ制
御の方式を変更したい時など、必要な最低限のブロック
の変更のみで対応できるので、アーキテクチャの変更に
簡単に対応できるという効果がある。

【００３８】さらに、ＣＰＵサイクル系とメモリ制御系
で異なるクロックを使用できるため、メモリ制御部はＣ
ＰＵの動作周波数とは無関係に、メモリ制御に必要なタ
イミングを発生する周波数のクロックオシレータを選択
することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリコントローラを使用
した装置のブロック図である。

【図２】本第一の発明の一実施例のＲＯＭを外部データ
として持つメモリコントローラのブロック図である。

【図３】本第二の発明の一実施例のＲＡＭを外部データ
として持つメモリコントローラのブロック図である。

【符号の説明】

１ ＣＰＵデコーダ・サイクルトレーサ ２ メモリシーケンサ ３ ＲＯＭ ４ カウンタ ５ ＣＰＵ ６ ダイナミックメモリ ７ バッファ ８ スタティックＲＡＭ ９ メモリコントローラ １０ データメモリ １１ ＣＰＵアドレス・ステータス信号線 １２ ＣＰＵサイクル信号線 １３ ＣＰＵクロック線 １４ メモリエンド信号線 ２１ メモリスタート信号線 ２２ カウントエンド信号線 ２３ メモリクロック線 ２４ メモリ制御種別信号線 ３１ ＲＯＭアドレス信号線 ４１ カウントデータ信号線 ４２ カウンタ・データロード信号線 ５１ ＣＰＵデータバス ６１ メモリ制御信号線 ８１ スタティックＲＡＭライトデータ線 ８２ スタティックＲＡＭ制御信号線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ダイナミック型メモリを制御するメモリ
   コントローラの外部に前記ダイナミック型メモリのメモ
   リ制御のための所定のタイミングデータを格納したリー
   ドオンリメモリを有することを特徴とするメモリコント
   ローラ。
2. 【請求項２】 ダイナミック型メモリを制御するメモリ
   コントローラの外部に前記ダイナミック型メモリのメモ
   リ制御のための所定のタイミングデータを格納するスタ
   ティックランダムアクセスメモリを有することを特徴と
   するメモリコントローラ。
3. 【請求項３】 ダイナミック型メモリを制御するメモリ
   コントローラのサイクルを起動する中央処理装置のクロ
   ック信号に同期した第一のクロック信号と、前記中央処
   理装置のクロック信号と同期していない前記メモリ制御
   のために予じめ定められた第二のクロック信号とを同時
   に入力してメモリの制御を行うことを特徴とするメモリ
   コントローラ。