JPH05241939A

JPH05241939A - Ｄｒａｍのアクセス制御装置

Info

Publication number: JPH05241939A
Application number: JP4571992A
Authority: JP
Inventors: Atsushi Kojima; 淳小嶋
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1992-03-03
Filing date: 1992-03-03
Publication date: 1993-09-21

Abstract

(57)【要約】【目的】本発明は、ダイナミックＲＡＭのアクセス制
御を行う制御装置に係り、ＭＰＵ又はＤＲＡＭの一方を
変更する場合でも、容易にシステム全体のアクセス時間
を改善できるＤＲＡＭのアクセス制御装置を提供するこ
とを目的とする。【構成】シーケンサ６はＦ．Ｆ５を介して出力される
ウエイト設定値ＷＴ０、ＷＴ１に基づいてＲＡＳ信号、
ＣＡＳ信号を作成し、この信号に従ってセレクタ１０を
介してＤＲＡＭへロウ（列）アドレスデータ及びカラム
（行）アドレスデータを出力するので、ＤＲＡＭのアク
セス時間をウエイト設定値ＷＴ０、ＷＴ１で自由に可変
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭの
アクセス制御を行う制御装置に関する。

【０００２】

【従来の技術】ダイナミックＲＡＭ（以下ＤＲＡＭとい
う）は、スタティクＲＡＭに比べて高密度集積ができる
ので、特に高容量のデータの記憶に必要なメモリに使用
される。例えば、ページプリンタのフレームメモリには
このＤＲＡＭが使用され、用紙１頁分の印字データを記
憶できるメモリ容量を有する。また、このＤＲＡＭへの
データの書き込み、又はデータの読み出しの為の制御は
ＭＰＵ（マイクロプロセッサユニット）によって行われ
る。

【０００３】具体的には、ＭＰＵのデータリクエスト信
号に基づいてＲＡＳ（ロウ・アドレス・ストローブ）信
号とＣＡＳ（カラム・アドレス・ストローブ）信号を作
成し、ＲＡＳ信号を出力するタイミングでロウ（列）ア
ドレスデータをＤＲＡＭへ出力し、ＣＡＳ信号を出力す
るタイミングでカラム（行）アドレスデータをＤＲＡＭ
へ出力する。ＤＲＡＭではロウ（列）アドレスデータと
カラム（行）アドレスデータにより指定されたエリアに
データを書き込み、又は指定されたエリアからデータを
読み出す。上記処理がＤＲＡＭのアクセス制御の１サイ
クルに該当し、この処理を順次繰り返すことによりＤＲ
ＡＭへのデータの書き込み、又はデータの読み出し処理
が行われる。

【０００４】一方、ＤＲＡＭのアクセス時間はＤＲＡＭ
の仕様によって異なるものである。すなわち、ＤＲＡＭ
はその仕様によって個々に動作タイミングが決まってお
り、ＤＲＡＭの所謂グレードによりアクセス時間が決ま
っている。この為、従来ＤＲＡＭのアクセス制御は、Ｍ
ＰＵの動作周波数に基づいて作成するＲＡＳ信号とＣＡ
Ｓ信号をＤＲＡＭのアクセス時間に合わせて設計してい
た。このことは通常ＭＰＵの処理速度がＤＲＡＭのアク
セス時間に比べて高速であることによる。また、ＭＰＵ
の処理速度に合うようなＤＲＡＭは高価であり、コスト
を考慮して適当なタイミング仕様のＤＲＡＭを選ぶ必要
からでもある。

【０００５】

【従来技術の問題点】しかしながら、従来のＤＲＡＭの
アクセス制御装置では、もしＤＲＡＭのアクセスを高速
なものに変更した時ＭＰＵの駆動周波数も同時に高いも
のに変更しなければならない。また、逆に高速命令に対
応すべくＭＰＵの周波数をアップすると、それに伴って
ＤＲＡＭも高速処理に対応できるＤＲＡＭを使用する必
要が生じる。すなわち、ＭＰＵの命令処理のみを高速化
するとか、ＤＲＡＭのみを高速用のものに変更しても意
味がなく、従って従来の装置によりＤＲＡＭのアクセス
時間を改善する為にはシステム全体を改善しなければな
らない。

【０００６】

【発明の目的】本発明は上記従来の問題点に鑑み、ＭＰ
Ｕ又はＤＲＡＭの一方を変更する場合でも、容易にシス
テム全体のアクセス時間を改善できるＤＲＡＭのアクセ
ス制御装置を提供することを目的とする。

【０００７】

【発明の要点】本発明は上記目的を達成する為に、ＤＲ
ＡＭの動作タイミング信号を制御するアクセス制御装置
において、ＲＡＳ信号及びＣＡＳ信号の能動時期及び継
続時間を指定する指定信号と、該指定信号に応じたＲＡ
Ｓ信号及びＣＡＳ信号を生成するシーケンサと、生成さ
れた前記ＲＡＳ信号及びＣＡＳ信号に応じてロウアドレ
ス、又はカラムアドレスを選択的に前記ＤＲＡＭに供給
するアドレスセレクタとからなることを特徴とする。

【０００８】

【実施例】以下、本発明の一実施例について図面を
参照しながら説明する。図２は本実施例のＤＲＡＭのア
クセス制御装置のシステムブロック図である。本実施例
のアクセス制御装置は、例えばＤＲＡＭがページプリン
タに使用されるフレームメモリに対応すると考えると、
不図示の制御回路から出力されるパターンデータをＤＲ
ＡＭ（フレームメモリ）に記憶し、又はＤＲＡＭ（フレ
ームメモリ）からパターンデータを読み出す際のアクセ
ス制御を実行する装置となる。

【０００９】同図において、ＭＰＵ１はＲＯＭ２に記憶
されるプログラムデータに基づいてＤＲＡＭ４をアクセ
スし、データの書き込み、又はデータの読み出し制御を
行う。アクセスコントローラ３はＭＰＵ１が上述のＤＲ
ＡＭ４のアクセスを行いデータの書き込み、又は読み出
し処理を行う際、ＲＡＳ信号及びＣＡＳ信号を作成する
回路であり、ＭＰＵ１から出力されるデータリクエスト
信号に基づいて上記両信号を作成する。尚、ＭＰＵ１と
ＲＯＭ２、アクセスコントローラ３はアドレスバスＡで
接続され、アクセスコントローラ３とＤＲＡＭ４はアド
レスバスＡ’で接続されている。また、ＭＰＵ１、ＲＯ
Ｍ２、アクセスコントローラ３、ＤＲＡＭ４はデータバ
スＤにより接続され、各回路間でデータの授受が可能で
ある。

【００１０】図１はアクセスコントローラ３の具体的な
回路ブロック図である。シーケンサ６はＲＡＳ信号、Ｃ
ＡＳ信号を作成する回路であり、シーケンサ６にはＭＰ
Ｕ１から上述のデータリクエスト信号が出力される。シ
ーケンサ６はＭＰＵ１から出力されるデータリクエスト
信号及び後述するウエイト設定値ＷＴ０、ＷＴ１に従
い、ＲＡＳ信号、ＣＡＳ信号を作成し、ＤＲＡＭ４へ出
力する。また、シーケンサ６から出力されるＲＡＳ信号
はＦ．Ｆ７、及びＦ．Ｆ８へも出力される。Ｆ．Ｆ７、
８はこのＲＡＳ信号が供給されると、同じくＦ．Ｆ７、
８に供給されるクロック信号に基づいて信号ＲＣ０、又
は信号ＲＣ１を作成し、セレクタ９のＡ、又はＢ入力へ
出力する。また、セレクタ９にはウエイト設定値ＷＴ０
のデータが供給されており、ウエイト設定値ＷＴ０が例
えば“０”の時Ａ入力へ供給されるＦ．Ｆ８から出力さ
れる信号ＲＣ０を選択しセレクタ１０へ出力する。一
方、ウエイト設定値ＷＴ０が例えば“１”の時Ｂ入力へ
供給されるＦ．Ｆ７から出力される信号ＲＣ１を選択し
セレクタ１０へ出力する。したがって、このウエイト設
定値ＷＴ０によりセレクタ９は入力Ａ、又はＢに供給さ
れるいずれかの信号が選択されセレクタ１０へ出力され
る。

【００１１】一方、セレクタ１０には上述のＭＰＵ１か
らアドレスバスＡを介してロウアドレスデータ、及びカ
ラムアドレスデータが出力されており、セレクタ１０は
供給される信号に基づいていずれか一方のアドレスデー
タをアドレスバスＡ’を介してＤＲＡＭ４へ出力する。

【００１２】一方、Ｆ．Ｆ５の入力ＤにはデータバスＤ
を介してＭＰＵ１から制御信号が出力され、Ｆ．Ｆ５は
この制御信号に基づいたウエイト設定値ＷＴ０、ＷＴ１
をシーケンサ６へ出力し、シーケンサ６でのＲＡＳ信号
及びＣＡＳ信号の作成に供する。尚、Ｆ．Ｆ６への制御
信号の書き込みはライト信号の出力に従って実行され
る。

【００１３】次に、ＤＲＡＭ４のアクセス制御動作を説
明する。図３の（ａ）は本実施例のシーケンサ６の動作
を説明するフローチャートであり、同図の（ｂ）はその
真理図表を示す。同図において、ステートＳ０は、ＭＰ
Ｕ１からのデータリクエスト信号が入力されていない初
期状態を示し、このステートＳ０では同図の（ｂ）に示
す如くシーケンサ６からＲＡＳ信号もＣＡＳ信号も出力
されない状態である。シーケンサ６は、そのデータリク
エスト信号入力端子にＭＰＵ１からのデータリクエスト
信号が入力されないとステートＳ０の状態を維持し（フ
ローチャート上「Ｊ１がＮ→Ｓ０」で示す）、データリ
クエスト信号が入力するとクロック信号（ＣＬＫ）に同
期して次の回路状態、即ちステートＳ１の状態に変化す
る（フローチャート上「Ｊ１がＹ→Ｓ１」で示す）。こ
のステートＳ１の状態は同図の（ｂ）で示す通りシーケ
ンサ６からＲＡＳ信号のみが出力される状態である。

【００１４】次にシーケンサ６は、このステートＳ１状
態になるとウエイト設定値ＷＴ０の入力信号に応じて次
の回路状態を設定するよう動作する。即ち、ウエイト設
定値ＷＴ０端子に指定信号“１”があればクロックＣＬ
Ｋに同期して回路状態がステートＳ２の状態に切り換わ
り（フローチャート上「Ｊ２がＹ→Ｓ２」で示す）、ウ
エイト設定値ＷＴ０に指定信号がなければ回路状態がス
テートＳ３の状態に切り換わる（フローチャート上「Ｊ
２がＮ→Ｓ３」で示す）。このステートＳ２の状態は同
図の（ｂ）で示す通りシーケンサ６からＲＡＳ信号とＳ
Ｔ０信号が出力される状態であり、ステートＳ３はＲＡ
Ｓ信号及びＣＡＳ信号の両方が出力される状態である。
ウエイト設定値ＷＴ０の入力がありステートＳ２に切り
換わった場合には、次のクロックＣＬＫに同期してステ
ートＳ３に切り換わる。

【００１５】ステートＳ３状態になると、シーケンサ６
は、ウエイト設定値ＷＴ１の入力信号に応じて次の回路
状態を設定するよう動作する。即ち、ウエイト設定値Ｗ
Ｔ１端子に指定信号“１”があればクロックＣＬＫに同
期して回路状態がステートＳ４の状態に切り換わる（フ
ローチャート上「Ｊ３がＹ→Ｓ４」で示す）。ステート
Ｓ４の状態は同図の（ｂ）で示す通りシーケンサ６から
ＲＡＳ信号、ＣＡＳ信号及びＳＴ０信号が出力される状
態である。ウエイト設定値ＷＴ１に指定信号がなければ
クロックＣＬＫに同期してシーケンサ６の回路状態は初
期状態ステートＳ０に切り換わり（フローチャート上
「Ｊ３がＮ→Ｓ０」で示す）、以後上記の動作を繰り返
す。

【００１６】以上のフローチャートに示すシーケンサ６
の制御動作を具体的な各場合について、図４〜図７のタ
イムチャートを用いて説明する。図４はウエイト設定値
ＷＴ０及びＷＴ１を共に“０”に設定した場合の例であ
る。この場合にはシーケンサ６にデータリクエスト信号
が入力されると、シーケンサ６は図３の（ａ）に示すフ
ローチャートに従ってステートＳ０状態→切り換えＪ１
がＹ→ステートＳ１状態→切り換えＪ２がＮ→ステート
Ｓ３状態→切り換えＪ３がＮ→ステートＳ０状態・・・
を繰り返す動作を行う。すなわち、ステートＳ０、ステ
ートＳ１、ステートＳ３の状態を所定周期で繰り返す信
号が出力される。したがって、図４のタイムチャートに
示す如く、データリクエスト信号が出力されるまではＲ
ＡＳ信号、ＣＡＳ信号とも出力されず（ステートＳ０状
態）、データリクエスト信号が出力された後次のクロッ
ク信号の立ち上がりに同期してＲＡＳ信号のみが先ず出
力され（ステートＳ１状態）、その後所定時間後ＣＡＳ
信号が出力される（ステートＳ３状態）を繰り返す。

【００１７】またこの間、データリクエスト信号の出力
に同期してロウアドレスデータがセレクタ１０へ出力さ
れ、この時ＲＡＳ信号はハイレベルであり、ウエイト設
定値ＷＴ０がローレベルであるので、セレクタ９の出力
Ｙはハイレベルでありセレクタ１０は入力外１、す
なわち入力Ｂ０、Ｂ１、・・・から供給されるロウア

【００１８】

【外１】

【００１９】ドレスデータをＤＲＡＭ４へ出力する。ま
た、カラムアドレスデータがセレクタ１０へ出力され、
その後クロック信号の立ち下がりに同期して信号ＲＣ０
がローレベルに変化するとセレクタ１０は入力Ａ、すな
わち入力Ａ０、Ａ１、・・・から供給されるカラムアド
レスデータをＤＲＡＭ４へ出力する。そして、ＣＡＳ信
号が出力されるとＤＲＡＭ４内のデータはリード信号に
基づいて、例えばＭＰＵ１へ読み出される。

【００２０】したがって、ウエイト設定値ＷＴ０、ＷＴ
１が“０”、“０”に設定された時、図４に示す如く３
クロックで１回のアクセス処理が可能である。次に、図
５はウエイト設定値ＷＴ０、ＷＴ１が“１”、“０”の
場合であり、この場合にはシーケンサ６にデータリクエ
スト信号が出力されると、シーケンサ６は図３の（ａ）
に示すフローチャートに従ってステートＳ０状態→切り
換えＪ１がＹ→ステートＳ１状態→切り換えＪ２がＹ→
ステートＳ２状態→ステートＳ３状態→切り換えＪ３が
Ｎ→ステートＳ０状態・・・を繰り返す動作を行う。す
なわち、ステートＳ０、ステートＳ１、ステートＳ２、
ステートＳ３の状態が所定周期で繰り返されることにな
る。したがって、図５のタイムチャートに示す如く、デ
ータリクエスト信号が出力されるまで前述と同様ＲＡＳ
信号、ＣＡＳ信号とも出力されず（ステートＳ０状
態）、データリクエスト信号が出力された後次のクロッ
ク信号の立ち上がりに同期してＲＡＳ信号のみが先ず出
力され（ステートＳ１状態）、その後所定時間ＲＡＳ信
号のみの出力状態が継続する（ステートＳ２状態）。そ
して、最後にＣＡＳ信号が出力され（ステートＳ３状
態）、この動作を繰り返すことになる。

【００２１】また、この場合にもこの間、データリクエ
スト信号の出力に同期して先ずロウアドレスデータがセ
レクタ１０へ出力され、この時ＲＡＳ信号はハイレベル
であり、ウエイト設定値ＷＴ１がローレベルであるの
で、信号ＲＣ１の出力に基づいてセレクタ１０は入力
外２、すなわち入力Ｂ０、Ｂ１、・・・から供給され

【００２２】

【外２】

【００２３】るロウアドレスデータをＤＲＡＭ４へ出力
する。また、カラムアドレスデータがセレクタ１０へ出
力され、その後クロック信号の立ち上がりに同期して信
号ＲＣ１がローレベルに変化するとセレクタ１０は入力
Ａ、すなわち入力Ａ０、Ａ１、・・・から供給されるカ
ラムアドレスデータをＤＲＡＭ４へ出力する。そして、
ＣＡＳ信号が出力されるとＤＲＡＭ４内のデータはリー
ド信号に基づいて、例えばＭＰＵ１へ読み出される。

【００２４】したがって、同図に示す如くウエイト設定
値ＷＴ０、ＷＴ１が“１”、“０”に設定された時、４
クロックで１回のアクセス処理が可能である。以下同様
に、図６はウエイト設定値ＷＴ０、ＷＴ１が“０”、
“１”の場合であり、この場合にはシーケンサ６にデー
タリクエスト信号が出力されると、シーケンサ６は図３
の（ａ）に示すフローチャートに従って、ステートＳ０
状態→切り換えＪ１がＹ→ステートＳ１状態→切り換え
Ｊ２がＮ→ステートＳ３状態→切り換えＪ３がＹ→ステ
ートＳ４状態→ステートＳ０状態・・・を繰り返す動作
を行う。すなわち、ステートＳ０、ステートＳ１、ステ
ートＳ３、ステートＳ４の状態が所定周期で繰り返され
ることになる。したがって、同図のタイムチャートに示
す如く、先ずＲＡＳ信号、ＣＡＳ信号とも出力されず
（ステートＳ０状態）、データリクエスト信号が出力さ
れた後次のクロック信号の立ち上がりに同期してＲＡＳ
信号が先ず出力され（ステートＳ１状態）、その後ＣＡ
Ｓ信号が出力され（ステートＳ３状態）、所定時間この
ＲＡＳ信号、ＣＡＳ信号が出力される状態が継続する
（ステートＳ４状態）。その後、ステートＳ０の状態に
戻ることによりＲＡＳ信号とＣＡＳ信号の出力が停止す
る。

【００２５】したがって、ウエイト設定値ＷＴ０、ＷＴ
１が“０”、“１”に設定された時、図６に示す如く４
クロックで１回のアクセス処理が終了するアクセス制御
ができる。また、この間のＤＲＡＭ４へのアドレスデー
タの出力処理も同図に示すタイミングで実行される。

【００２６】また、図７はウエイト設定値ＷＴ０、ＷＴ
１が共に“１”の場合であり、この場合にはシーケンサ
６にデータリクエスト信号が出力されると、シーケンサ
６は図３の（ａ）に示すフローチャートに従って、ステ
ートＳ０状態→切り換えＪ１がＹ→ステートＳ１状態→
切り換えＪ２がＹ→ステートＳ２状態→ステートＳ３状
態→切り換えＪ３がＹ→ステートＳ４状態→ステートＳ
０状態・・・を繰り返す動作を行う。すなわち、ステー
トＳ０、ステートＳ１、ステートＳ２、ステートＳ３、
ステートＳ４の設定処理が所定周期で繰り返されること
になり、同図のタイムチャートに示す如く、ＲＡＳ信
号、ＣＡＳ信号とも出力されない状態（ステートＳ０状
態）から、データリクエスト信号が出力された後次のク
ロック信号の立ち上がりに同期してＲＡＳ信号が先ず出
力され（ステートＳ１状態）、所定時間このＲＡＳ信号
のみが出力される状態を継続する（ステートＳ２状
態）。その後ＣＡＳ信号が出力され（ステートＳ３状
態）、所定時間このＲＡＳ信号、ＣＡＳ信号が出力され
る状態が継続し（ステートＳ４状態）、その後ステート
Ｓ０の状態に戻ることによりＲＡＳ信号とＣＡＳ信号の
出力が停止する状態となる。

【００２７】したがって、ウエイト設定値ＷＴ０、ＷＴ
１が“１”、“１”に設定された時、図７に示す如く５
クロックで１回のアクセス処理が終了する。また、この
間のＤＲＡＭ４へのアドレスデータの出力処理も同図に
示すタイミングで実行される。

【００２８】以上の如く本実施例によれば、Ｆ．Ｆ５を
介してウエイト設定値ＷＴ０、ＷＴ１を適当に設定する
ことによりアクセス時間の可変が可能になる。尚、本実
施例によれば、アクセス時間の設定はウエイト設定値Ｗ
Ｔ０、ＷＴ１により４種類としたが、ウエイト設定値の
数を増すことによりさらに多くアクセス時間の設定が可
能である。

【００２９】

【発明の効果】以上詳細に説明したように本発明によれ
ば、ＭＰＵの動作周波数のみを高速にする場合でも、又
はＤＲＡＭ（デバイス）のみアクセス時間の短いものに
交換した場合でも容易にシステム全体のアクセス時間を
改善できる。

【００３０】また、アクセス時間の可変範囲も、例えば
ウエイト設定値を増すことにより自由、且つ広い範囲で
可変できる。

【図面の簡単な説明】

【図１】一実施例のＤＲＡＭのアクセス制御装置のシス
テムブロック図である。

【図２】アクセスコントローラの具体的な回路ブロック
図である。

【図３】一実施例のＤＲＡＭのアクセス制御装置の動作
を説明するフローチャートである。

【図４】ウエイト設定値ＷＴ０、ＷＴ１が“０”、
“０”の時の動作を説明するタイムチャートである。

【図５】ウエイト設定値ＷＴ０、ＷＴ１が“１”、
“０”の時の動作を説明するタイムチャートである。

【図６】ウエイト設定値ＷＴ０、ＷＴ１が“０”、
“１”の時の動作を説明するタイムチャートである。

【図７】ウエイト設定値ＷＴ０、ＷＴ１が“１”、
“１”の時の動作を説明するタイムチャートである。

【符号の説明】

１ＭＰＵ２ＲＯＭ３アクセスコントローラ４ＤＲＡＭ５、７、８Ｆ．Ｆ６シーケンサ９、１０セレクタ

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭの動作タイミング信号を制御す
るアクセス制御装置において、ＲＡＳ信号及びＣＡＳ信号の能動時期及び継続時間を指
定する指定信号と、該指定信号に応じたＲＡＳ信号及びＣＡＳ信号を生成す
るシーケンサと、生成された前記ＲＡＳ信号及びＣＡＳ信号に応じてロウ
アドレス、又はカラムアドレスを選択的に前記ＤＲＡＭ
に供給するアドレスセレクタとからなることを特徴とす
るＤＲＡＭのアクセス制御装置。