JPH05120207A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 単一バスで複数ＣＰＵ間のデ−タ転送を行う
場合において、デ−タ転送の制御を行うホストＣＰＵを
必要とせず、しかも高速でデ−タ転送することができる
ようにする。 【構成】 ＣＰＵ１、２、３それぞれとバス７の間に、
バス側からはシリアルアクセス可能でＣＰＵ側からはラ
ンダムアクセス可能なデュアルポ−トメモリ４、５、６
を設けるとともに、ＣＰＵ１、２、３からのバス要求信
号を受け取り調停を行い１個のＣＰＵへのみバス使用許
可信号を出力するバス調停回路と、バス使用許可信号を
受けたＣＰＵからのデ−タ受け側ＣＰＵのコ−ドを受け
デ−タ受け側ＣＰＵに接続されたデュアルポ−トメモリ
をセレクトするセレクト回路９から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複数ＣＰＵ間でのデ−
タ転送方式に関する。

【０００２】

【従来の技術】従来、複数ＣＰＵにより並列処理を行う
装置において、単一バスでＣＰＵ間のデ−タ転送を行う
には、複数ＣＰＵのうちの１つがホストＣＰＵとなりこ
のホストＣＰＵの制御のもとでデ−タ転送を行う方法
や、バスにグロ−バルメモリを接続して、このグロ−バ
ルメモリを介してデ−タ転送を行う方式などがある。

【０００３】

【発明が解決しようとする課題】しかしながら、この従
来の前者の方法においては、実際に演算処理を行うＣＰ
Ｕ以外にデ−タ転送を制御するホストＣＰＵが必要とな
り、さらに制御を行う信号線や各ＣＰＵがホストＣＰＵ
に対して行う転送要求や受信要求のための信号線が必要
となる。

【０００４】また後者においては、１回のデ−タ転送に
おいてデ−タ送り側ＣＰＵからグロ−バルメモリへのデ
−タ書き込みと、グロ−バルメモリからデ−タ受け側Ｃ
ＰＵへのデ−タ読み出しとの２回のアクセスが必要とな
り、デ−タ転送に時間がかかる。さらにグロ−バルメモ
リへの書き込みおよび読み出しアドレスの制御が必要と
なる。

【０００５】そこでこの発明は、単一バスで複数ＣＰＵ
間のデ−タ転送を行う場合に、デ−タ転送の制御を行う
ホストＣＰＵを必要とせず、高速でデ−タ転送を行える
ようにしたものである。

【０００６】

【課題を解決するための手段】この発明においては、複
数ＣＰＵのそれぞれに対してバス側からはシリアルアク
セス可能で前記ＣＰＵ側からはランダムアクセス可能な
デュアルポ−トメモリを設けるとともに、デ−タ転送時
において前記複数ＣＰＵのうちのデ−タ送り側ＣＰＵか
ら出力されたバス要求信号を受け取り、前記バスが未使
用状態になるまで待って、前記デ−タ送り側ＣＰＵにバ
ス使用許可信号を返すバス調停回路と、前記デ−タ送り
側ＣＰＵから出力されたデ−タ受け側前記各ＣＰＵ毎に
決められたコ−ドを受け取り、そのデ−タ受け側ＣＰＵ
に接続された前記デュアルポ−トメモリへセレクト信号
を出力するセレクト回路とを設けて、前記デ−タ送り側
ＣＰＵから、そのデ−タ送り側ＣＰＵのコ−ドとしての
自己の前記コ−ドと転送デ−タ数および転送デ−タを前
記デ−タ受け側ＣＰＵに接続されたデュアルポ−トメモ
リへ書き込み、前記複数ＣＰＵはそれぞれに接続された
前記各デュアルポ−トメモリから必要デ−タを前記デ−
タ送り側ＣＰＵのコ−ドにより選択して読み出すように
する。

【０００７】

【作用】上述したこの発明のデ−タ転送方式において
は、複雑なデ−タ転送の制御やホストＣＰＵを必要とせ
ず、高速な複数ＣＰＵ間でのデ−タ転送がなされる。

【０００８】

【実施例】以下、この発明の実施例を、ＣＰＵの数が３
個の場合について述べる。

【０００９】図１は全体のブロック図で、１、２、３は
ＣＰＵであり、７はバスである。４、５、６はデュアル
ポ−トメモリでＣＰＵ１、２、３とバス７の間にそれぞ
れ設けられており、ＣＰＵ１、２、３側からはランダム
アクセス可能で、バス７側からはシリアルアクセス可能
である。８はＣＰＵ１、２、３からのバス要求信号を受
け取り、バス７の使用に関して調停を行いＣＰＵ１、
２、３のうちバス要求信号を出力したＣＰＵのいずれか
１つのみにバス使用許可信号を返すバス調停回路であ
る。９はＣＰＵ１、２、３のうちバス調停回路８からバ
ス使用許可信号を受けたＣＰＵからデ−タ受け側ＣＰＵ
のコ−ドを受け取り、デュアルポ−トメモリ４、５、６
のうちデ−タ受け側ＣＰＵに接続されたデュアルポ−ト
メモリをセレクトするセレクト回路である。

【００１０】バス調停回路８の実施例を図２に示す。図
２のｂｒ１、ｂｒ２、ｂｒ３はそれぞれＣＰＵ１、２、
３からのバス要求信号で、ｂｇ１、ｂｇ２、ｂｇ３はそ
れぞれＣＰＵ１、２、３へのバス使用許可信号でＣＰＵ
１、２、３の割り込み入力信号線に接続されている。ま
た、ｄ１、ｄ２は遅延回路である。１１、２１、３１、
２４、３４はＡＮＤ回路で、１２、２２、３２、２６、
３６はＯＲ回路で、１３、２３、３３、２５、３５はＮ
ＯＴ回路である。

【００１１】ＣＰＵ１、２、３のいずれからもバス要求
が出力されず、バス要求信号ｂｒ１、ｂｒ２、ｂｒ３が
“０”であれば、ＯＲ回路３６の出力は“０”であり、
ＯＲ回路１２、２２、３２の出力は“１”となる。ＣＰ
Ｕ１からバス要求が出力され、バス要求信号ｂｒ１が
“１”になるとＡＮＤ回路１１の出力が“１”になりバ
ス使用許可信号ｂｇ１が“１”となると共に、ＯＲ回路
２６、３６の出力が“１”となり、ＮＯＴ回路１３、２
３、３３の出力は“０”となる。ＡＮＤ回路１１の出力
が“１”なのでＯＲ回路１２の出力は“１”のままであ
るが、ＯＲ回路２２、３２の出力は“０”となり、ＣＰ
Ｕ２、３からのバス要求は、ＣＰＵ１からのバス要求信
号ｂｒ１が“０”となりＯＲ回路３６の出力が“０”に
なるまで受け付けなくなる。

【００１２】また、同時にＣＰＵ１、２の両方からバス
要求が出力され、バス要求信号ｂｒ１、ｂｒ２が“１”
になった場合においては、ＡＮＤ回路１１、２１の出力
が“１”となり、ＣＰＵ１へのバス使用許可信号ｂｇ１
はただちに“１”となるが、ＡＮＤ回路２１からの出力
は遅延回路ｄ１により信号が遅れてＡＮＤ回路２４に入
力され、先にＮＯＴ回路２５からの出力が“０”とな
り、ＣＰＵ１からのバス要求信号ｂｒ１が“０”になる
まで、ＣＰＵ２へのバス使用許可信号ｂｇ２が“０”に
はならない。よってバス調停回路８は、複数のＣＰＵか
らのバス要求信号を入力されてもそのうちの１つのＣＰ
Ｕへのみバス使用許可信号を出力する。

【００１３】次にセレクト回路９の実施例を図３に示
す。セレクト回路９はＣＰＵ１、２、３のアドレス信号
線と接続されており、特定のアドレスつまりデ−タ受け
側ＣＰＵのコ−ドがＣＰＵ１、２、３のいずれかからア
ドレス信号線を介してセレクト回路９に入力されると、
デ−タ受け側ＣＰＵに接続されたデュアルポ−トメモリ
４、５、６へセレクト信号を出力する。実施例におい
て、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４はアドレス信号で、
４１、４２、４３、４４はＮＯＴ回路、４５、４６、４
７、４８はＡＮＤ回路である。またｃｓ１、ｃｓ２、ｃ
ｓ３は、デュアルポ−トメモリ４、５、６それぞれに接
続されたセレクト信号である。アドレス信号Ａ０、Ａ
１、Ａ２、Ａ３、Ａ４が“１”、“０”、“０”、
“０”、“１”とするとセレクト信号ｃｓ１が“１”に
なる。同様にアドレス信号Ａ０、Ａ１、Ａ２Ａ３、Ａ４
が“０”、“１”、“０”、“０”、“１”とするとセ
レクト信号ｃｓ２が“１”になり、“１”、“１”、
“０”、“０”、“１”とするとセレクト信号ｃｓ３が
“１”となる。

【００１４】ＣＰＵ１、２、３がデ−タを送る時の手順
を図４に示す。まず、図４（Ａ）に示すようにバス要求
信号をＯＮにしバス使用許可信号の割り込みが起るまで
待つ。割り込みが起きると図４（Ｂ）に示すように割り
当てられたアドレスに、自己のＣＰＵのコ−ドをデ−タ
送り側ＣＰＵのコ−ドとして出力し、次に転送デ−タ数
ならびに転送デ−タを出力する。デ−タの出力が終了し
たらバス要求信号をＯＦＦにする。

【００１５】デュアルポ−トメモリには図５に示すよう
に、デ−タ送り側ＣＰＵのコ−ドと転送デ−タ数および
転送デ−タが、１ブロックとして送られてきた順に格納
される。

【００１６】ＣＰＵ１、２、３がデュアルポ−トメモリ
より転送デ−タを受け取る手順を図６に示す。まず、デ
−タ送り側ＣＰＵのコ−ドを読み出し、希望するデ−タ
か判断し、そうでなければ転送デ−タ数を読み出し次の
デ−タのブロックの位置を求め再びデ−タ送り側ＣＰＵ
のコ−ド読み出しを行う。この手順を希望するデ−タが
見つかるまで繰り返す。希望するデ−タが見つかるとそ
のデ−タを読み出す。

【００１７】このようにして複数ＣＰＵ間のデ−タ転送
を、複雑な制御やデ−タ転送の制御を行うＣＰＵを必要
とせず、しかも高速で行う。

【００１８】なお、１つのＣＰＵから複数のデュアルポ
−トメモリへ一度にデ−タを転送してもよい。また、デ
−タ送り側ＣＰＵコ−ド以外に、デ−タの内容に関する
情報をコ−ド化してデ−タ転送時に送り、デ−タ受け側
ＣＰＵでの希望デ−タかどうかの判断にも用いるように
してもよい。

【００１９】

【発明の効果】この発明によれば、前述したようにバス
とＣＰＵ間にデュアルポ−トメモリを設けてデ−タ転送
を行うことにより、デ−タ転送の制御を行うホストＣＰ
Ｕを必要とせず、高速でデ−タ転送を行える。

【図面の簡単な説明】

【図１】この発明のデ−タ転送方式の一例を示すブロッ
ク図である。

【図２】バス調停回路の一例を示す回路図である。

【図３】セレクト回路の一例を示す回路図である。

【図４】デ−タ送り手順を示す図である。

【図５】デュアルポ−トメモリに格納されるデ−タの内
容を示す図である。

【図６】デ−タ受け取り手順を示す図である。

【符号の説明】

１、２、３ ＣＰＵ ４、５、６ デュアルポ−トメモリ ７ バス ８ バス調停回路 ９ セレクト回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 単一バスにより複数ＣＰＵ間でデ−タ転
   送を行う場合において、 前記複数ＣＰＵのそれぞれに対して、前記バス側からは
   シリアルアクセス可能で、前記ＣＰＵ側からはランダム
   アクセス可能なデュアルポ−トメモリを設けるととも
   に、 デ−タ転送時に前記複数ＣＰＵのうちのデ−タ送り側Ｃ
   ＰＵから出力されたバス要求信号を受け取り、前記バス
   が未使用状態になるまで待って前記デ−タ送り側ＣＰＵ
   にバス使用許可信号を返すバス調停回路と、前記デ−タ
   送り側ＣＰＵから出力されたデ−タ受け側ＣＰＵの前記
   各ＣＰＵ毎に決められたコ−ドを受け取り、そのデ−タ
   受け側ＣＰＵに接続された前記デュアルポ−トメモリへ
   セレクト信号を出力するセレクト回路とを設け、 前記デ−タ送り側ＣＰＵからそのデ−タ送り側ＣＰＵの
   コ−ドとしての自己の前記コ−ドと転送デ−タ数および
   転送デ−タを、前記デ−タ受け側ＣＰＵに接続されたデ
   ュアルポ−トメモリに転送し、前記複数ＣＰＵはそれぞ
   れに接続された前記各デュアルポ−トメモリに書き込ま
   れた前記デ−タ送り側ＣＰＵのコ−ドにより必要なデ−
   タを選択して読み出すデ−タ転送方式。