JPH05120248A - マルチプロセツサ構成のコンピユータシステム - Google Patents
マルチプロセツサ構成のコンピユータシステムInfo
- Publication number
- JPH05120248A JPH05120248A JP28117191A JP28117191A JPH05120248A JP H05120248 A JPH05120248 A JP H05120248A JP 28117191 A JP28117191 A JP 28117191A JP 28117191 A JP28117191 A JP 28117191A JP H05120248 A JPH05120248 A JP H05120248A
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- Japan
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- processor
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Abstract
(57)【要約】
【目的】ハードウェアの制御に関して高優先度を持つプ
ロセッサグループと低優先度を持つプロセッサグループ
を設け、さらにその２つのプロセッサグループを部分的
かつ動的に変更する機能を実現し、利用効率が高く、プ
ログラム適用範囲の広いマルチプロセッサ構成のコンピ
ュータシステムを実現する。 【構成】複数のプロセッサエレメントと、共有バスと、
メモリモジュールと、各プロセッサの状態を記憶しその
状態により動作モードを切り替える機能を有し、高優先
度の動作モードのプロセッサエレメントとユーザプログ
ラム専用のメモリを確保し、ユーザプログラムが使用で
きるようにする機能を有するメインプロセッサモジュー
ルと、高優先度のプロセッサグループに優先的に共有バ
スの使用を認める機能を持ったアービトレーション回路
と、高優先度のプロセッサに対して低優先度の状態で行
なわれる割込をマスクする機能と任意にプロセッサの動
作を停止および開始できる機能を持つ割込制御回路を備
えた。
ロセッサグループと低優先度を持つプロセッサグループ
を設け、さらにその２つのプロセッサグループを部分的
かつ動的に変更する機能を実現し、利用効率が高く、プ
ログラム適用範囲の広いマルチプロセッサ構成のコンピ
ュータシステムを実現する。 【構成】複数のプロセッサエレメントと、共有バスと、
メモリモジュールと、各プロセッサの状態を記憶しその
状態により動作モードを切り替える機能を有し、高優先
度の動作モードのプロセッサエレメントとユーザプログ
ラム専用のメモリを確保し、ユーザプログラムが使用で
きるようにする機能を有するメインプロセッサモジュー
ルと、高優先度のプロセッサグループに優先的に共有バ
スの使用を認める機能を持ったアービトレーション回路
と、高優先度のプロセッサに対して低優先度の状態で行
なわれる割込をマスクする機能と任意にプロセッサの動
作を停止および開始できる機能を持つ割込制御回路を備
えた。
Description
【０００１】
【産業上の利用分野】本発明は、複数プロセッサで構成
されるマルチプロセッサ構成のコンピュータシステムに
おいて、そのプロセッサ群とその他のシステム資源の制
御方式に関し、特にプロセッサ群の一部をシステムの動
作中に動的にシステムの基本ソフトウェア（オペレーテ
ィングシステム：以下ＯＳという）の制御対象から外
し、特定のユーザプログラムに解放、制御ができるよう
にしたコンピュータシステムに関するものである。
されるマルチプロセッサ構成のコンピュータシステムに
おいて、そのプロセッサ群とその他のシステム資源の制
御方式に関し、特にプロセッサ群の一部をシステムの動
作中に動的にシステムの基本ソフトウェア（オペレーテ
ィングシステム：以下ＯＳという）の制御対象から外
し、特定のユーザプログラムに解放、制御ができるよう
にしたコンピュータシステムに関するものである。
【０００２】
【従来の技術】従来のマルチプロセッサ構成のコンピュ
ータシステムでは、以下のような２つの仕様形態が考え
られ、それぞれの特徴は次の通りである。 すべてのプロセッサ群をＯＳが管理し、ユーザのプロ
グラムを各プロセッサに割り当てて実行し、ユーザから
は各プロセッサ等のハードウェアは直接制御できないよ
うな方法で動作しているもの。 ユーザとのインターフェイスは別のコンピュータシス
テムで行い、マルチプロセッサ構成のコンピュータで
は、そのハードウェアに合わせて最適化されたプログラ
ムをそのフロントエンドのシステムからダウンロード
し、そのプログラムのみ動作して、演算結果をフロント
エンドのコンピュータシステムに返す方法で動作するも
の。
ータシステムでは、以下のような２つの仕様形態が考え
られ、それぞれの特徴は次の通りである。 すべてのプロセッサ群をＯＳが管理し、ユーザのプロ
グラムを各プロセッサに割り当てて実行し、ユーザから
は各プロセッサ等のハードウェアは直接制御できないよ
うな方法で動作しているもの。 ユーザとのインターフェイスは別のコンピュータシス
テムで行い、マルチプロセッサ構成のコンピュータで
は、そのハードウェアに合わせて最適化されたプログラ
ムをそのフロントエンドのシステムからダウンロード
し、そのプログラムのみ動作して、演算結果をフロント
エンドのコンピュータシステムに返す方法で動作するも
の。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな方式のシステムでは次のような問題がある。上記
の方法では、ユーザは直接ハードウェアを制御する必要
がなくＯＳの提供した使いやすいインターフェイスを利
用することができるという利点がある。しかし、その反
面、ＯＳが仲介を務めるためにハードウェアに則した最
適化が行えず、また、ＯＳ自身の動作によるオーバヘッ
ドのために、そのコンピュータの最高の能力をすべてユ
ーザのプログラムの実行に利用することが難しいという
短所がある。
うな方式のシステムでは次のような問題がある。上記
の方法では、ユーザは直接ハードウェアを制御する必要
がなくＯＳの提供した使いやすいインターフェイスを利
用することができるという利点がある。しかし、その反
面、ＯＳが仲介を務めるためにハードウェアに則した最
適化が行えず、また、ＯＳ自身の動作によるオーバヘッ
ドのために、そのコンピュータの最高の能力をすべてユ
ーザのプログラムの実行に利用することが難しいという
短所がある。
【０００４】他方、上記の方法では、の場合とは逆
にコンピュータの最高能力を引き出すようにユーザプロ
グラムで最適化でき、ユーザプログラムを最高速で実行
できるという利点はあるものの、ユーザプログラムはそ
のハードウェアに特化した形になるために他のハードウ
ェアでは使用できず、また、専用のプログラムを実行し
ていないときにはハードウェアが遊んでいるという短所
を持っている。
にコンピュータの最高能力を引き出すようにユーザプロ
グラムで最適化でき、ユーザプログラムを最高速で実行
できるという利点はあるものの、ユーザプログラムはそ
のハードウェアに特化した形になるために他のハードウ
ェアでは使用できず、また、専用のプログラムを実行し
ていないときにはハードウェアが遊んでいるという短所
を持っている。
【０００５】本発明の目的は、マルチプロセッサ構成の
コンピュータシステムにおいてそのハードウェアの制御
に関して高優先度を持つプロセッサグループと低優先度
を持つプロセッサグループを設け、さらにその２つのプ
ロセッサグループを部分的かつ動的に変更する機能を実
現し、利用効率が高く、プログラム適用範囲の広いマル
チプロセッサ構成のコンピュータシステムを実現するこ
とにある。
コンピュータシステムにおいてそのハードウェアの制御
に関して高優先度を持つプロセッサグループと低優先度
を持つプロセッサグループを設け、さらにその２つのプ
ロセッサグループを部分的かつ動的に変更する機能を実
現し、利用効率が高く、プログラム適用範囲の広いマル
チプロセッサ構成のコンピュータシステムを実現するこ
とにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
る本発明は、複数のプロセッサエレメント（２ａ〜２
ｅ）と、これらプロセッサエレメントが接続される共有
バス（６）と、その共有バスに接続されたメモリモジュ
ール（３）と、オペレーティングシステムを実行すると
共に、各プロセッサの状態を記憶する機能とその状態に
より動作モードを切り替える機能を有し、外部指示に従
い高優先度の動作モードのプロセッサエレメントとユー
ザプログラム専用のメモリを確保し、ユーザプログラム
が使用できるようにする機能を有するメインプロセッサ
モジュール（１）と、低優先度のプロセッサグループよ
りも高優先度のプロセッサグループに優先的に共有バス
の使用を認める機能を持ったアービトレーション回路
（４）と、各プロセッサごとに設けられ、高優先度のプ
ロセッサに対して低優先度の状態で行なわれる割込をマ
スクする機能と、任意にプロセッサの動作を停止および
開始できる機能を持つ割込制御回路（５）を備え、ハー
ドウェアの制御において高優先度を持つプロセッサグル
ープと低優先度を持つプロセッサグループを設け、その
２つのプロセッサグループを部分的かつ動的に変更でき
るように構成した。
る本発明は、複数のプロセッサエレメント（２ａ〜２
ｅ）と、これらプロセッサエレメントが接続される共有
バス（６）と、その共有バスに接続されたメモリモジュ
ール（３）と、オペレーティングシステムを実行すると
共に、各プロセッサの状態を記憶する機能とその状態に
より動作モードを切り替える機能を有し、外部指示に従
い高優先度の動作モードのプロセッサエレメントとユー
ザプログラム専用のメモリを確保し、ユーザプログラム
が使用できるようにする機能を有するメインプロセッサ
モジュール（１）と、低優先度のプロセッサグループよ
りも高優先度のプロセッサグループに優先的に共有バス
の使用を認める機能を持ったアービトレーション回路
（４）と、各プロセッサごとに設けられ、高優先度のプ
ロセッサに対して低優先度の状態で行なわれる割込をマ
スクする機能と、任意にプロセッサの動作を停止および
開始できる機能を持つ割込制御回路（５）を備え、ハー
ドウェアの制御において高優先度を持つプロセッサグル
ープと低優先度を持つプロセッサグループを設け、その
２つのプロセッサグループを部分的かつ動的に変更でき
るように構成した。
【０００７】
【作用】ハードウェアの制御に関して、高優先度を持つ
プロセッサグループと低優先度を持つプロセッサグルー
プを設ける。高優先度を持つプロセッサグループは、優
先的にハードウェアの使用が可能となり、ハードウェア
の振舞いがあらかじめ予想できるため上記で述べたよ
うなハードウェアの能力を最大利用するよう最適化した
プログラムの実行が可能となる。他方低優先度を持つプ
ログラムグループでは、上記で説明したようなＯＳに
制御を任せる。さらに、２つのプロセッサグループを部
分的かつ動的に変更する機能の実現により、高速な計算
が必要な場合には動的に割り付けられた高優先度モード
のプロセッサグループで高度にハードウェアを利用し最
適化を行なったプログラムを使用し、通常の使用の場合
にはすべてのプロセッサを低優先度モードでＯＳの機能
を利用して作成したプログラムを使用する。これによ
り、利用効率が高く、プログラム適用範囲の広いコンピ
ュータシステムが実現できる。
プロセッサグループと低優先度を持つプロセッサグルー
プを設ける。高優先度を持つプロセッサグループは、優
先的にハードウェアの使用が可能となり、ハードウェア
の振舞いがあらかじめ予想できるため上記で述べたよ
うなハードウェアの能力を最大利用するよう最適化した
プログラムの実行が可能となる。他方低優先度を持つプ
ログラムグループでは、上記で説明したようなＯＳに
制御を任せる。さらに、２つのプロセッサグループを部
分的かつ動的に変更する機能の実現により、高速な計算
が必要な場合には動的に割り付けられた高優先度モード
のプロセッサグループで高度にハードウェアを利用し最
適化を行なったプログラムを使用し、通常の使用の場合
にはすべてのプロセッサを低優先度モードでＯＳの機能
を利用して作成したプログラムを使用する。これによ
り、利用効率が高く、プログラム適用範囲の広いコンピ
ュータシステムが実現できる。
【０００８】
【実施例】以下本発明を詳細に説明する。図１は本発明
に係るマルチプロセッサ構成のコンピュータシステムの
要部構成図である。図では、メインプロセッサモジュー
ル１と、５つのプロセッサエレメント２ａ〜２ｅと、メ
モリモジュール３と、アービトレーション回路４と、各
プロセッサエレメントごとおよびメインプロセッサモジ
ュール１に接続された割込・停止・開始制御回路（以下
単に割込制御回路という）５ａ〜５ｅ，５ｆと、これら
が共通に接続される共有バス６からなる構成を示す。な
お、プロセッサエレメントの数は５に限定されるもので
はない。
に係るマルチプロセッサ構成のコンピュータシステムの
要部構成図である。図では、メインプロセッサモジュー
ル１と、５つのプロセッサエレメント２ａ〜２ｅと、メ
モリモジュール３と、アービトレーション回路４と、各
プロセッサエレメントごとおよびメインプロセッサモジ
ュール１に接続された割込・停止・開始制御回路（以下
単に割込制御回路という）５ａ〜５ｅ，５ｆと、これら
が共通に接続される共有バス６からなる構成を示す。な
お、プロセッサエレメントの数は５に限定されるもので
はない。
【０００９】メインプロセッサモジュール１は、プロセ
ッサ１１を有し、各プロセッサエレメントに備えられた
プロセッサ２０ａ〜２０ｅの状態を記憶する機能と、そ
の状態により動作モードを切り替える機能を有する。ま
た、入出力（Ｉ／Ｏ）コントローラ１２を搭載し、ハー
ドディスク１０１、キーボード１０２、ディスプレイ１
０３等の入出力も制御する機能を有する。そして、オペ
レータによるキーボード１０２からの指示により、高優
先度の動作モードのプロセッサエレントとユーザプログ
ラム専用のメモリを確保し、ユーザプログラムが使用で
きるようにする。必要なプロセッサエレメントとメモリ
を獲得したユーザプログラムは、それらすべて自ら制御
することが可能である。なお、各プロセッサエレントに
はメモリ管理ユニットを備え、プログラムをダウンロー
ドしたメモリの物理アドレスとプログラムで仮定されて
いる仮想アドレスとの関連を管理する機能がある。
ッサ１１を有し、各プロセッサエレメントに備えられた
プロセッサ２０ａ〜２０ｅの状態を記憶する機能と、そ
の状態により動作モードを切り替える機能を有する。ま
た、入出力（Ｉ／Ｏ）コントローラ１２を搭載し、ハー
ドディスク１０１、キーボード１０２、ディスプレイ１
０３等の入出力も制御する機能を有する。そして、オペ
レータによるキーボード１０２からの指示により、高優
先度の動作モードのプロセッサエレントとユーザプログ
ラム専用のメモリを確保し、ユーザプログラムが使用で
きるようにする。必要なプロセッサエレメントとメモリ
を獲得したユーザプログラムは、それらすべて自ら制御
することが可能である。なお、各プロセッサエレントに
はメモリ管理ユニットを備え、プログラムをダウンロー
ドしたメモリの物理アドレスとプログラムで仮定されて
いる仮想アドレスとの関連を管理する機能がある。
【００１０】プロセッサエレメト毎に存在する割込制御
回路５ａ〜５ｅは、そのプロセッサエレメントが高優先
度の動作モードになったことを共有バス６経由でメイン
プロセッサモジュール１から指示されると、低優先度の
動作モードで使用される割込をマスクし、高優先度で使
用される割込のみプロセッサエレメントに伝えるように
する。これにより、高優先度で動作するユーザプログラ
ムは、ＯＳ制御の下で使われるクロック割込等のプログ
ラムの動作と非同期に発生する割込を受けず、その影響
を考慮する必要がなくなる。
回路５ａ〜５ｅは、そのプロセッサエレメントが高優先
度の動作モードになったことを共有バス６経由でメイン
プロセッサモジュール１から指示されると、低優先度の
動作モードで使用される割込をマスクし、高優先度で使
用される割込のみプロセッサエレメントに伝えるように
する。これにより、高優先度で動作するユーザプログラ
ムは、ＯＳ制御の下で使われるクロック割込等のプログ
ラムの動作と非同期に発生する割込を受けず、その影響
を考慮する必要がなくなる。
【００１１】共有バス６に接続されたアービトレーショ
ン回路４は、高優先度の動作モードのプロセッサエレメ
ントからのバス使用のリクエストに対して、低優先度の
動作モードのプロセッサエレメントよりも優先的にバス
の使用を認める。このため、高優先度で動作中のプロセ
ッサエレメントは、共有バスの使用のためのコスト(オ
ーバーヘッド)を見積もる場合に低優先度で動作してい
るプロセッサエレメントの影響を考慮する必要がなく、
メモリへのアクセス時間、高優先度の状態のプロセッサ
エレメント間の通信に必要な時間の見積もりが、自身の
プログラム内の相互作用のみ考慮するだけで予測可能と
なる。なお、高優先度の状態に切り替えられたプロセッ
サエレメント同士は割込制御回路によってマスクされな
い高優先度時専用の割込により同期等の通信が行える。
ン回路４は、高優先度の動作モードのプロセッサエレメ
ントからのバス使用のリクエストに対して、低優先度の
動作モードのプロセッサエレメントよりも優先的にバス
の使用を認める。このため、高優先度で動作中のプロセ
ッサエレメントは、共有バスの使用のためのコスト(オ
ーバーヘッド)を見積もる場合に低優先度で動作してい
るプロセッサエレメントの影響を考慮する必要がなく、
メモリへのアクセス時間、高優先度の状態のプロセッサ
エレメント間の通信に必要な時間の見積もりが、自身の
プログラム内の相互作用のみ考慮するだけで予測可能と
なる。なお、高優先度の状態に切り替えられたプロセッ
サエレメント同士は割込制御回路によってマスクされな
い高優先度時専用の割込により同期等の通信が行える。
【００１２】高優先度の動作モードから低優先度の動作
モードの切り替えの際は、まず対象となるプロセッサエ
レメントで動作しているプログラムを他のプロセッサエ
レメントで動作するように移動させる。その後、割込制
御回路により対象プロセッサエレメントを停止させる。
その間に、各種設定を行い、高優先度状態で動作するプ
ログラムの準備が整ったところで、割込制御回路により
対象プロセッサエレメントの動作を開始させる。
モードの切り替えの際は、まず対象となるプロセッサエ
レメントで動作しているプログラムを他のプロセッサエ
レメントで動作するように移動させる。その後、割込制
御回路により対象プロセッサエレメントを停止させる。
その間に、各種設定を行い、高優先度状態で動作するプ
ログラムの準備が整ったところで、割込制御回路により
対象プロセッサエレメントの動作を開始させる。
【００１３】このような構成における動作を次に説明す
る。動作の概略は次の通りである。 ＯＳに対してプロセッサの獲得要求を出す。 ＯＳに対してメモリの獲得要求を出す。 ＯＳが確保したプロセッサを高優先度モードに切り替
える。 高優先度モードのプロセッサでプログラムを実行す
る。 プログラムが終了したら、その結果を格納する。 高優先モードのプロセッサを低優先度モードに切り替
える。 獲得していたメモリを解放する。
る。動作の概略は次の通りである。 ＯＳに対してプロセッサの獲得要求を出す。 ＯＳに対してメモリの獲得要求を出す。 ＯＳが確保したプロセッサを高優先度モードに切り替
える。 高優先度モードのプロセッサでプログラムを実行す
る。 プログラムが終了したら、その結果を格納する。 高優先モードのプロセッサを低優先度モードに切り替
える。 獲得していたメモリを解放する。
【００１４】この動作をさらに詳しく説明する。 1. 当該プロセッサエレメントで動作しているジョブを
他のプロセッサエレメントに移動し、動作を停止させ
る。 2. 必要とされるメモリを確保するために当該メモリ領
域に存在しているデータをその他の領域に移動するか、
空きがなければ例えばページング方式によりハードディ
スク１０１に退避する。 3. メインプロセッサモジュールに記憶されている当該
プロセッサエレメントの状態を高優先度の動作モードに
変更する。 4. メインプロセッサモジュールの指示で割込制御回路
は低優先度の動作モードの割り込みをマスクするモード
に入る。 5. ユーザによって指定されたプログラムを前記2.で確
保されたメモリ領域にダウンロードする。 6. 当該プロセッサエレメントのメモリ管理ユニットを
プログラムがダウンロードされたメモリの物理アドレス
と、プログラムで仮定されている仮想アドレスが一致す
るように に初期化する。 7. 当該プロセッサエレメントの動作開始時のエントリ
ーポイントを設定する。 8. 当該プロセッサエレメントの動作を開始させる。こ
れ以後、プログラムの動作が停止するまで、当該プロセ
ッサエレメントと上記2.で確保されたメモリはプログラ
ムの責任で管理制御される。 9. プログラムが終了するとその結果は確保されたメモ
リ上に残され、終了したことは、メインプロセッサモジ
ュール１に対して割込をすることによって通知される。 10. メインプロセッサモジュール１では、終了を知らせ
る割込によってメモリ上に残された結果をハードディス
ク１０１上のファイルにセーブする。 11. 当該プロセッサエレメントを停止させ、記憶されて
いる状態を低優先度の動作モードに変更し、割込制御回
路の低優先度の動作モードの割込のマスクを解除する。 12. ＯＳのメモリ管理情報を更新し、各プロセッサエレ
メントのメモリ管理ユニットを再設定して、確保されて
いたメモリを再びＯＳの制御に戻す。
他のプロセッサエレメントに移動し、動作を停止させ
る。 2. 必要とされるメモリを確保するために当該メモリ領
域に存在しているデータをその他の領域に移動するか、
空きがなければ例えばページング方式によりハードディ
スク１０１に退避する。 3. メインプロセッサモジュールに記憶されている当該
プロセッサエレメントの状態を高優先度の動作モードに
変更する。 4. メインプロセッサモジュールの指示で割込制御回路
は低優先度の動作モードの割り込みをマスクするモード
に入る。 5. ユーザによって指定されたプログラムを前記2.で確
保されたメモリ領域にダウンロードする。 6. 当該プロセッサエレメントのメモリ管理ユニットを
プログラムがダウンロードされたメモリの物理アドレス
と、プログラムで仮定されている仮想アドレスが一致す
るように に初期化する。 7. 当該プロセッサエレメントの動作開始時のエントリ
ーポイントを設定する。 8. 当該プロセッサエレメントの動作を開始させる。こ
れ以後、プログラムの動作が停止するまで、当該プロセ
ッサエレメントと上記2.で確保されたメモリはプログラ
ムの責任で管理制御される。 9. プログラムが終了するとその結果は確保されたメモ
リ上に残され、終了したことは、メインプロセッサモジ
ュール１に対して割込をすることによって通知される。 10. メインプロセッサモジュール１では、終了を知らせ
る割込によってメモリ上に残された結果をハードディス
ク１０１上のファイルにセーブする。 11. 当該プロセッサエレメントを停止させ、記憶されて
いる状態を低優先度の動作モードに変更し、割込制御回
路の低優先度の動作モードの割込のマスクを解除する。 12. ＯＳのメモリ管理情報を更新し、各プロセッサエレ
メントのメモリ管理ユニットを再設定して、確保されて
いたメモリを再びＯＳの制御に戻す。
【００１５】
【発明の効果】以上説明したように、本発明において
は、マルチプロセッサで構成されるコンピュータシステ
ムにおいて、高優先度モードと低優先度モードという２
つのモードを設け、 高優先度モードにおいては、割込・共有バスの使用権
の獲得・メモリ領域の確保のすべてにおいて低優先度モ
ードより優先されるようになるハードウェアの付加と、
ＯＳの介在無しにプログラムを実行できるようなソフト
ウェアのサポートを行い、予想できない要素を排除しす
べてタイミングをあらかじめ決めてしまって制御するプ
ログラムの実行が可能な環境を提供し、 低優先度モードにおいては、その制御をＯＳに任せて
そのサポートでプログラムを実行可能な環境を提供し
て、高優先度モードではハードウェアの能力を最高に引
き出す様に最適化された高速計算を行うプログラムの使
用と、低優先度モードでは汎用的なプログラムの使用を
可能とする。これにより、利用効率の向上と適用プログ
ラムの範囲を広げることが可能となり、実用に供してそ
の効果は大である。
は、マルチプロセッサで構成されるコンピュータシステ
ムにおいて、高優先度モードと低優先度モードという２
つのモードを設け、 高優先度モードにおいては、割込・共有バスの使用権
の獲得・メモリ領域の確保のすべてにおいて低優先度モ
ードより優先されるようになるハードウェアの付加と、
ＯＳの介在無しにプログラムを実行できるようなソフト
ウェアのサポートを行い、予想できない要素を排除しす
べてタイミングをあらかじめ決めてしまって制御するプ
ログラムの実行が可能な環境を提供し、 低優先度モードにおいては、その制御をＯＳに任せて
そのサポートでプログラムを実行可能な環境を提供し
て、高優先度モードではハードウェアの能力を最高に引
き出す様に最適化された高速計算を行うプログラムの使
用と、低優先度モードでは汎用的なプログラムの使用を
可能とする。これにより、利用効率の向上と適用プログ
ラムの範囲を広げることが可能となり、実用に供してそ
の効果は大である。
【図１】本発明に係るマルチプロセッサ構成のコンピュ
ータシステムの要部構成図である。
ータシステムの要部構成図である。
１ メインプロセッサモジュール ２ａ〜２ｅ プロセッサエレメント ３ メモリモジュール ４ アービトレーション回路 ５ａ〜５ｆ 割込制御回路 ６ 共有バス １１，２１ａ〜２１ｅ プロセッサ １０１ ハードディスク １０２ キーボード １０３ ディスプレイ
Claims (1)
- 【請求項１】複数のプロセッサエレメント（２ａ〜２
ｅ）と、 これらプロセッサエレメントが接続される共有バス
（６）と、 その共有バスに接続されたメモリモジュール（３）と、 オペレーティングシステムを実行すると共に、各プロセ
ッサの状態を記憶する機能と、その状態により動作モー
ドを切り替える機能を有し、外部指示に従い高優先度の
動作モードのプロセッサエレメントとユーザプログラム
専用のメモリを確保し、ユーザプログラムが使用できる
ようにする機能を有するメインプロセッサモジュール
（１）と、 低優先度のプロセッサグループよりも高優先度のプロセ
ッサグループに優先的に共有バスの使用を認める機能を
持ったアービトレーション回路（４）と、 各プロセッサごとに設けられ、高優先度のプロセッサに
対して低優先度の状態で行なわれる割込をマスクする機
能と、任意にプロセッサの動作を停止および開始できる
機能を持つ割込制御回路（５）を具備し、ハードウェア
の制御において高優先度を持つプロセッサグループと低
優先度を持つプロセッサグループを設け、その２つのプ
ロセッサグループを部分的かつ動的に変更するようにし
たことを特徴とするマルチプロセッサ構成のコンピュー
タシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28117191A JPH05120248A (ja) | 1991-10-28 | 1991-10-28 | マルチプロセツサ構成のコンピユータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28117191A JPH05120248A (ja) | 1991-10-28 | 1991-10-28 | マルチプロセツサ構成のコンピユータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120248A true JPH05120248A (ja) | 1993-05-18 |
Family
ID=17635344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28117191A Pending JPH05120248A (ja) | 1991-10-28 | 1991-10-28 | マルチプロセツサ構成のコンピユータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2202957A2 (en) | 2008-12-26 | 2010-06-30 | Sony Corporation | Signal processing device, signal processing method, and program |
-
1991
- 1991-10-28 JP JP28117191A patent/JPH05120248A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2202957A2 (en) | 2008-12-26 | 2010-06-30 | Sony Corporation | Signal processing device, signal processing method, and program |
| CN101770137B (zh) | 2008-12-26 | 2012-01-11 | 索尼株式会社 | 信号处理装置和信号处理方法 |
| US8621256B2 (en) | 2008-12-26 | 2013-12-31 | Sony Corporation | Signal processing device, signal processing method, and program |
| US8949640B2 (en) | 2008-12-26 | 2015-02-03 | Sony Corporation | Signal processing device, signal processing method, and program |
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