JPH05121317A - Soi構造形成方法 - Google Patents

Soi構造形成方法

Info

Publication number
JPH05121317A
JPH05121317A JP3277496A JP27749691A JPH05121317A JP H05121317 A JPH05121317 A JP H05121317A JP 3277496 A JP3277496 A JP 3277496A JP 27749691 A JP27749691 A JP 27749691A JP H05121317 A JPH05121317 A JP H05121317A
Authority
JP
Japan
Prior art keywords
seed crystal
layer
crystal layer
forming
epitaxial growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3277496A
Other languages
English (en)
Inventor
Tomohito Nakamura
智史 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3277496A priority Critical patent/JPH05121317A/ja
Publication of JPH05121317A publication Critical patent/JPH05121317A/ja
Priority to US08/098,986 priority patent/US5417180A/en
Priority to US08/733,069 priority patent/US5948162A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/276Lateral overgrowth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H10P14/274Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition using seed materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901Materials
    • H10P14/2902Materials being Group IVA materials
    • H10P14/2905Silicon, silicon germanium or germanium
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34Deposited materials, e.g. layers
    • H10P14/3402Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411Silicon, silicon germanium or germanium
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/011Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/018Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10Isolation regions comprising dielectric materials
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S117/00Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10S117/913Graphoepitaxy or surface modification to enhance epitaxy

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【目的】 平坦であって面積の広いエピタキシャル成長
層を、絶縁層の上に得ることを目的とする。 【構成】 図1Aに示すように、シリコン基板2の表面
を酸化して絶縁膜である酸化シリコン膜4を成長させ
る。次に、レジスト6を用いて、シリコン酸化層4をエ
ッチングして、開口10を形成する。その後、レジスト
6を除去する。次に、この開口10からシリコンの種結
晶層11を選択的にエピタキシャル成長させる(図1
D)。次に、フッ酸によって、酸化シリコン膜4をエッ
チバックする。このエッチバックによって、図1Eに示
すように、種結晶層11の側面14が露出する。その
後、この種結晶層11からエピタキシャル成長を行う。
この際に、種結晶層11の側面14が露出しているの
で、横方向への成長が十分に行われる。したがって、よ
り広い面積の平坦なエピタキシャル成長層16を得るこ
とができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はELO(Epitaxial La
teral Overgrowth)法によるエピタキシャル成長法に関
するものであり、特に制御の容易なSOI構造形成方法
に関するものである。
【0002】
【従来の技術】集積回路に形成される素子の高速化等を
目的として、絶縁層の上にエピタキシャル成長層を形成
することが行われている。これを、SOI(Semiconduct
or OnInsulator)構造と呼ぶ。
【0003】図3に、ELO(Epitaxial Lateral Over
growth)法による従来のSOI技術を示す(Lateral Ep
itaxial Overgrowth of Silicon on SiO2 : D.D.Rathma
n et. al. : JOURNAL OF ELECTRO-CHEMICAL SOCIETY SO
LID-STATE SCIENCE AND TECHNOLOGY、1982年10月号、23
03頁)。まず、半導体基板2の上面にシリコン酸化膜4
を成長させる。次に、図3Bに示すように、その上にレ
ジスト6を塗布する。さらに、フォトマスクを用いて露
光、現像を行い、レジスト6に開口8を形成する(図3
C)。次に、レジスト6をマスクとして、シリコン酸化
層4をエッチングして、開口10を形成する(図3
D)。
【0004】その後、この開口10からシリコンの選択
エピタキシャル成長を行う(図3E)。さらに成長を続
けることにより、図3Fに示すようなエピタキシャル成
長層12が得られる。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のSOI構造形成方法には、次のような問題
点があった。
【0006】第一に、図3Eの状態までは縦方向の成長
を行い、その後は横方向への成長を行わねばならなかっ
た。したがって、成長条件の制御が困難であり、大面積
あるいは厚いエピタキシャル成長層を得ることができな
かった。
【0007】第二に、開口10付近での盛り上がりが大
きく、平坦なエピタキシャル成長層を得ることが困難で
あった。
【0008】この発明は、上記のような問題点を解決し
て、所望のエピタキシャル成長層を容易に得ることので
きるSOI構造形成方法を提供することを目的とする。
【0009】
【課題を解決するための手段】請求項1に係るSOI構
造形成方法は、半導体基板の表面に絶縁膜を形成する酸
化膜形成ステップ、絶縁膜に開口を形成する開口形成ス
テップ、開口に種結晶層を形成する種結晶層形成ステッ
プ、半導体基板の表面に絶縁膜を残しつつ、絶縁膜の一
部を取り除き、種結晶層の側面を露出させる絶縁膜一部
除去ステップ、種結晶層に基づいて、絶縁膜上にエピタ
キシャル成長層を形成するエピタキシャル成長層形成ス
テップ、を備えたことを特徴としている。
【0010】請求項2に係るSOI構造形成方法は、種
結晶層形成ステップの後、エピタキシャル成長層形成ス
テップの前に、種結晶層の上面に成長阻止層を形成する
成長阻止層形成ステップを設けたこと、を特徴としてい
る。
【0011】
【作用】請求項1のSOI構造形成方法は、種結晶層を
形成した後、半導体基板の表面に絶縁膜を残しつつ、絶
縁膜の一部を取り除き、種結晶層の側面を露出させ、さ
らにその後エピタキシャル成長を行うようにしている。
したがって、種結晶層の側面をどの程度露出させるかに
より、横方向への成長を制御することができる。請求項
2のSOI構造形成方法は、種結晶層形成ステップの
後、エピタキシャル成長層形成ステップの前に、種結晶
層の上面に成長阻止層を形成する成長阻止層形成ステッ
プを設けている。したがって、平坦なエピタキシャル成
長層を得ることができる。
【0012】
【実施例】図1に、この発明の一実施例によるSOI構
造形成方法の過程を示す。まず、図1Aに示すように、
シリコン基板2の表面を酸化して絶縁膜である酸化シリ
コン膜4を成長させる。次に、図1Bに示すように、レ
ジスト6を塗布する。次に、フォトマスクを用いて露
光、現像を行い、レジスト6に開口8を形成する(図1
C)。次に、レジスト6をマスクとして、シリコン酸化
層4をエッチングして、開口10を形成する。その後、
レジスト6を除去する。
【0013】次に、この開口10からシリコンの種結晶
層11を選択的にエピタキシャル成長させる。図1Dに
示すように、種結晶層11が開口10とほぼ同じ高さま
で達したところで成長を止める。種結晶層11が開口1
0より僅かにへこんだ状態でもよいし、僅かに突出した
状態でもよい。
【0014】次に、フッ酸によって、酸化シリコン膜4
をエッチバックする。このエッチバックによって、図1
Eに示すように、種結晶層11の側面14が露出する。
その後、この種結晶層11からエピタキシャル成長を行
う。この際に、種結晶層11の側面14が露出している
ので、横方向への成長が十分に行われる。したがって、
より広い面積の平坦なエピタキシャル成長層16を得る
ことができる。
【0015】なお、酸化シリコン膜4のエッチバック量
を調整することにより、エピタキシャル成長層16の広
がり等を制御することができる。
【0016】図2に、他の実施例によるSOI構造形成
方法を示す。まず、図2Aに示すように、シリコン基板
2の表面を酸化して絶縁膜である酸化シリコン膜4を成
長させる。次に、図2Bに示すように、レジスト6を塗
布する。次に、フォトマスクを用いて露光、現像を行
い、レジスト6に開口8を形成する(図2C)。次に、
レジスト6をマスクとして、シリコン酸化層4をエッチ
ングして、開口10を形成する。その後、レジスト6を
除去する。
【0017】次に、この開口10からシリコンの種結晶
層11を選択的にエピタキシャル成長させる。図2Dに
示すように、種結晶層11が開口10とほぼ同じ高さま
で達したところで成長を止める。種結晶層11が開口1
0より僅かにへこんだ状態でもよいし、僅かに突出した
状態でもよい。次に、図1Eに示すように、種結晶層1
1の表面を窒化して、成長阻止層である窒化シリコン膜
18を形成する。
【0018】その後、フッ酸によって、酸化シリコン膜
4をエッチバックする。このエッチバックによって、図
1Fに示すように、種結晶層11の側面14が露出す
る。その後、この種結晶層11からエピタキシャル成長
を行う。この際に、種結晶層11の側面14が露出して
いるので、横方向への成長が十分に行われる。その上、
種結晶層11の上面には窒化シリコン膜18が形成され
ているので、上方向への成長が阻止される。すなわち、
より平坦なエピタキシャル成長層16を得ることができ
る。
【0019】なお、上記実施例においては、窒化シリコ
ン膜18を成長阻止層として用いたが、酸化シリコン膜
等の種結晶層11の成長を阻止するものでもよい。
【0020】また、上記実施例においては、シリコンを
成長させるようにしたが、炭化シリコンを成長させても
よい。
【0021】
【発明の効果】請求項1のSOI構造形成方法は、種結
晶層を形成した後、半導体基板の表面に絶縁膜を残しつ
つ、絶縁膜の一部を取り除き、種結晶層の側面を露出さ
せ、さらにその後エピタキシャル成長を行うようにして
いる。したがって、種結晶層の側面をどの程度露出させ
るかにより、横方向への成長を制御することができる。
すなわち、平坦で面積の広いエピタキシャル成長層を、
絶縁層の上に得ることができる。
【0022】請求項2のSOI構造形成方法は、種結晶
層形成ステップの後、エピタキシャル成長層形成ステッ
プの前に、種結晶層の上面に成長阻止層を形成する成長
阻止層形成ステップを設けている。したがって、より平
坦なエピタキシャル成長層を得ることができる。
【図面の簡単な説明】
【図1】この発明の一実施例によるSOI構造形成方法
を示す図である。
【図2】この発明の他の実施例によるSOI構造形成方
法を示す図である。
【図3】従来のELO法によるSOI構造形成方法を示
す図である。
【符号の説明】
2・・・シリコン基板 4・・・酸化シリコン膜 10・・・開口 11・・・種結晶層 16・・・シリコン成長層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】半導体基板の表面に絶縁膜を形成する絶縁
    膜形成ステップ、 絶縁膜に開口を形成する開口形成ステップ、 開口に種結晶層を形成する種結晶層形成ステップ、 半導体基板の表面に絶縁膜を残しつつ、絶縁膜の一部を
    取り除き、種結晶層の側面を露出させる絶縁膜一部除去
    ステップ、 種結晶層に基づいて、絶縁膜上にエピタキシャル成長層
    を形成するエピタキシャル成長層形成ステップ、 を備えたことを特徴とするSOI構造形成方法。
  2. 【請求項2】請求項1のSOI構造形成方法において、 種結晶層形成ステップの後、エピタキシャル成長層形成
    ステップの前に、種結晶層の上面に成長阻止層を形成す
    る成長阻止層形成ステップを設けたこと、 を特徴とするSOI構造形成方法。
JP3277496A 1991-10-24 1991-10-24 Soi構造形成方法 Pending JPH05121317A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3277496A JPH05121317A (ja) 1991-10-24 1991-10-24 Soi構造形成方法
US08/098,986 US5417180A (en) 1991-10-24 1993-07-29 Method for forming SOI structure
US08/733,069 US5948162A (en) 1991-10-24 1996-10-16 Method for forming SOI structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3277496A JPH05121317A (ja) 1991-10-24 1991-10-24 Soi構造形成方法

Publications (1)

Publication Number Publication Date
JPH05121317A true JPH05121317A (ja) 1993-05-18

Family

ID=17584411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3277496A Pending JPH05121317A (ja) 1991-10-24 1991-10-24 Soi構造形成方法

Country Status (2)

Country Link
US (2) US5417180A (ja)
JP (1) JPH05121317A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008544490A (ja) * 2005-06-08 2008-12-04 マイクロン テクノロジー, インク. バルクシリコン上のキャパシタレスdram
JP2010517268A (ja) * 2007-01-18 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. 電極の絶縁方法、及び絶縁電極対を有するナノワイヤベースのデバイス
WO2026023176A1 (ja) * 2024-07-23 2026-01-29 株式会社Screenホールディングス 基板処理方法と基板処理装置

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635411A (en) * 1991-11-12 1997-06-03 Rohm Co., Ltd. Method of making semiconductor apparatus
US5970367A (en) * 1997-10-01 1999-10-19 Wanlass; Frank M. Double damascene pattering of silcon-on-insulator transistors
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US6359325B1 (en) * 2000-03-14 2002-03-19 International Business Machines Corporation Method of forming nano-scale structures from polycrystalline materials and nano-scale structures formed thereby
US20020104993A1 (en) * 2000-08-07 2002-08-08 Fitzgerald Eugene A. Gate technology for strained surface channel and strained buried channel MOSFET devices
KR100345516B1 (ko) * 2000-09-05 2002-07-24 아남반도체 주식회사 고주파 집적회로 장치 및 그 제조 방법
JP2002270685A (ja) * 2001-03-08 2002-09-20 Mitsubishi Electric Corp 半導体装置の製造方法
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US20040176483A1 (en) * 2003-03-05 2004-09-09 Micron Technology, Inc. Cellular materials formed using surface transformation
TWI279852B (en) * 2004-03-16 2007-04-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
CN101268547B (zh) * 2005-07-26 2014-07-09 琥珀波系统公司 包含交替有源区材料的结构及其形成方法
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US20100085713A1 (en) * 2008-10-03 2010-04-08 Balandin Alexander A Lateral graphene heat spreaders for electronic and optoelectronic devices and circuits
US8846505B2 (en) * 2009-03-09 2014-09-30 Skokie Swift Corporation Method of growing semiconductor micro-crystalline islands on an amorphous substrate
JP5705207B2 (ja) 2009-04-02 2015-04-22 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. 結晶物質の非極性面から形成される装置とその製作方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US20150263040A1 (en) 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
FR3023058B1 (fr) * 2014-06-30 2017-09-29 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique
US9431407B2 (en) 2014-09-19 2016-08-30 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9601428B2 (en) 2015-03-25 2017-03-21 Globalfoundries Inc. Semiconductor fuses with nanowire fuse links and fabrication methods thereof
US9634020B1 (en) 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US10790292B2 (en) 2018-05-14 2020-09-29 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
DE102023208101A1 (de) 2022-12-12 2024-06-13 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines SOI-Wafers und SOI-Wafer
WO2024237933A1 (en) 2023-05-16 2024-11-21 Silicon Storage Technology, Inc. Memory device formed on silicon-on-insulator substrate, and method of making same
WO2025122182A1 (en) 2023-12-06 2025-06-12 Silicon Storage Technology, Inc. Method of making memory cells, transistor devices and logic devices on silicon-on-insulator substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3502515A (en) * 1964-09-28 1970-03-24 Philco Ford Corp Method of fabricating semiconductor device which includes region in which minority carriers have short lifetime
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films
US4749441A (en) * 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
US5269876A (en) * 1987-01-26 1993-12-14 Canon Kabushiki Kaisha Process for producing crystal article
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
DE68912638T2 (de) * 1988-03-27 1994-06-16 Canon Kk Verfahren zur Herstellung einer Kristallschicht auf einem Substrat.
US4988641A (en) * 1989-10-10 1991-01-29 Grumman Aerospace Corporation Graphotaxially forming a photosensitive detector array
JP2785918B2 (ja) * 1991-07-25 1998-08-13 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
US5308445A (en) * 1991-10-23 1994-05-03 Rohm Co., Ltd. Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008544490A (ja) * 2005-06-08 2008-12-04 マイクロン テクノロジー, インク. バルクシリコン上のキャパシタレスdram
US8158471B2 (en) 2005-06-08 2012-04-17 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US8466517B2 (en) 2005-06-08 2013-06-18 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US8971086B2 (en) 2005-06-08 2015-03-03 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
JP2010517268A (ja) * 2007-01-18 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. 電極の絶縁方法、及び絶縁電極対を有するナノワイヤベースのデバイス
WO2026023176A1 (ja) * 2024-07-23 2026-01-29 株式会社Screenホールディングス 基板処理方法と基板処理装置

Also Published As

Publication number Publication date
US5417180A (en) 1995-05-23
US5948162A (en) 1999-09-07

Similar Documents

Publication Publication Date Title
JPH05121317A (ja) Soi構造形成方法
JP2643262B2 (ja) 半導体装置の製造方法
US5264382A (en) Method of producing semiconductor device using dummy gate structure
KR970003731B1 (ko) 반도체 장치의 소자 격리막 제조방법
JP2785918B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JPH0543287B2 (ja)
US5631189A (en) Method of forming element isolation region
EP0424018A2 (en) Integrated circuit field isolation process
JP2690412B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JPH0574669A (ja) 半導体装置の製造方法
US4729816A (en) Isolation formation process with active area protection
JPH0684938A (ja) 半導体装置の製造方法
JP3109549B2 (ja) 半導体装置の製造方法
JPS5911645A (ja) 半導体装置の製造方法
JP2793460B2 (ja) Soi構造の製造方法
JP2762447B2 (ja) 半導体装置の製造方法
JP2807296B2 (ja) 半導体単結晶層の製造方法
JP2527016B2 (ja) 半導体膜の製造方法
JP3143188B2 (ja) エピタキシャル成長方法
JPH034514A (ja) ウエハの製造方法
JPH04151838A (ja) 半導体装置の製造方法
JPH05114563A (ja) Soi構造の製造方法
JP3053680B2 (ja) 半導体装置の製造方法
KR0183971B1 (ko) 반도체소자 분리방법
JPH0399421A (ja) Soi構造の形成方法