JPH05121401A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05121401A JPH05121401A JP30663991A JP30663991A JPH05121401A JP H05121401 A JPH05121401 A JP H05121401A JP 30663991 A JP30663991 A JP 30663991A JP 30663991 A JP30663991 A JP 30663991A JP H05121401 A JPH05121401 A JP H05121401A
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- Japan
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- layer
- element isolation
- semiconductor substrate
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- forming
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Abstract
(57)【要約】
【目的】 簡便な選択酸化による素子分離手法を継承し
つつ、バーズビークが小さく、微細加工に適した変換差
の少ない素子分離領域を容易に製造することができる半
導体装置の製造方法を提供すること。 【構成】 半導体基板２の表面に、酸化薄膜層４を形成
する工程と、この酸化薄膜層４の表面に、酸化阻止層６
を所定のパターンで形成する工程と、この酸化阻止層６
で覆われていない半導体基板２の表面に、他の部分より
も酸化速度が速くなるダメージ層１４を形成する工程
と、上記酸化阻止層６で覆われていない半導体基板の表
面を熱酸化して上記酸化薄膜層４より厚い酸化膜層から
なる素子分離領域１０を形成する工程とを有する。
つつ、バーズビークが小さく、微細加工に適した変換差
の少ない素子分離領域を容易に製造することができる半
導体装置の製造方法を提供すること。 【構成】 半導体基板２の表面に、酸化薄膜層４を形成
する工程と、この酸化薄膜層４の表面に、酸化阻止層６
を所定のパターンで形成する工程と、この酸化阻止層６
で覆われていない半導体基板２の表面に、他の部分より
も酸化速度が速くなるダメージ層１４を形成する工程
と、上記酸化阻止層６で覆われていない半導体基板の表
面を熱酸化して上記酸化薄膜層４より厚い酸化膜層から
なる素子分離領域１０を形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に、バーズビークの少ない微細加工に適した
素子分離領域を容易に得ることができる製造方法に関す
る。
係わり、特に、バーズビークの少ない微細加工に適した
素子分離領域を容易に得ることができる製造方法に関す
る。
【０００２】
【従来の技術】半導体装置では、シリコンなどで構成さ
れる半導体基板の表面に、多数の微細な半導体素子領域
が形成される。各半導体素子領域の間には、素子分離領
域を設け、各半導体素子領域を相互に素子分離する必要
がある。素子分離が完全でないと、各半導体素子領域間
でショートが生じ、半導体装置として良好に動作しない
おそれがある。したがって、半導体装置を製造する過程
には、素子分離領域を形成する過程が不可欠であり、半
導体装置の微細化に伴い、素子分離領域の微細化が求め
られている。
れる半導体基板の表面に、多数の微細な半導体素子領域
が形成される。各半導体素子領域の間には、素子分離領
域を設け、各半導体素子領域を相互に素子分離する必要
がある。素子分離が完全でないと、各半導体素子領域間
でショートが生じ、半導体装置として良好に動作しない
おそれがある。したがって、半導体装置を製造する過程
には、素子分離領域を形成する過程が不可欠であり、半
導体装置の微細化に伴い、素子分離領域の微細化が求め
られている。
【０００３】半導体装置にの製造過程において、半導体
基板の表面に素子分離領域を設けるには、従来では次の
ようにして行っている。まず、シリコン製半導体基板の
表面に、熱酸化などの手段で比較的薄いシリコン酸化薄
膜層を形成し、その上にシリコン窒化膜層を形成する。
次に、素子分離パターンに合わせたレジストマスクをシ
リコン窒化膜層の表面にレジストプロセスにより形成
し、反応性イオンエッチング（ＲＩＥ）などの手段でシ
リコン窒化膜層を選択除去する。そして、レジストマス
クを除去した後に、シリコン製半導体基板の表面を酸化
すると、シリコン窒化膜層の除去された部分の半導体表
面のみが選択的に酸化され、厚肉の酸化膜層となり、そ
の部分が素子分離領域となる。
基板の表面に素子分離領域を設けるには、従来では次の
ようにして行っている。まず、シリコン製半導体基板の
表面に、熱酸化などの手段で比較的薄いシリコン酸化薄
膜層を形成し、その上にシリコン窒化膜層を形成する。
次に、素子分離パターンに合わせたレジストマスクをシ
リコン窒化膜層の表面にレジストプロセスにより形成
し、反応性イオンエッチング（ＲＩＥ）などの手段でシ
リコン窒化膜層を選択除去する。そして、レジストマス
クを除去した後に、シリコン製半導体基板の表面を酸化
すると、シリコン窒化膜層の除去された部分の半導体表
面のみが選択的に酸化され、厚肉の酸化膜層となり、そ
の部分が素子分離領域となる。
【０００４】その後、シリコン窒化膜を除去すれば、半
導体装置の製造過程における素子分離プロセスが終了す
る。素子分離プロセス後には、各半導体素子領域に、半
導体素子を形成するためのイオン注入あるいは各種機能
薄膜の形成プロセスが開始する。
導体装置の製造過程における素子分離プロセスが終了す
る。素子分離プロセス後には、各半導体素子領域に、半
導体素子を形成するためのイオン注入あるいは各種機能
薄膜の形成プロセスが開始する。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の製
造過程における素子分離プロセスで得られた素子分離領
域の要部断面を図５に示す。図示するように、シリコン
製半導体基板２の表面に形成してある比較的厚肉のシリ
コン酸化膜で構成される素子分離領域３の端部は、選択
酸化時に用いられるシリコン窒化膜層６の端部下方に潜
り込むように広がっている。このようにシリコン窒化膜
層６の下方に潜り込むように広がっている素子分離領域
の端部形状部分を、バーズビーク５と称する。
造過程における素子分離プロセスで得られた素子分離領
域の要部断面を図５に示す。図示するように、シリコン
製半導体基板２の表面に形成してある比較的厚肉のシリ
コン酸化膜で構成される素子分離領域３の端部は、選択
酸化時に用いられるシリコン窒化膜層６の端部下方に潜
り込むように広がっている。このようにシリコン窒化膜
層６の下方に潜り込むように広がっている素子分離領域
の端部形状部分を、バーズビーク５と称する。
【０００６】バーズビーク５が生じるのは、半導体基板
の表面を選択的に熱酸化する際に、熱酸化がシリコン窒
化膜層６の端部下方にまで進行するためである。このバ
ーズビーク５の領域幅は狭いほど好ましい。バーズビー
ク５の領域幅が広いと、素子分離領域３の両側に形成さ
れる各半導体素子領域の面積を狭め、高集積化の妨げに
なるためである。また、バーズビーク５の領域幅が大き
いと、マスクの設計寸法値と、実際に形成される領域と
の差（変換差Ｓ1）が大きくなり、半導体回路の設計で
求めた所望の素子特性が得られないおそれがある。
の表面を選択的に熱酸化する際に、熱酸化がシリコン窒
化膜層６の端部下方にまで進行するためである。このバ
ーズビーク５の領域幅は狭いほど好ましい。バーズビー
ク５の領域幅が広いと、素子分離領域３の両側に形成さ
れる各半導体素子領域の面積を狭め、高集積化の妨げに
なるためである。また、バーズビーク５の領域幅が大き
いと、マスクの設計寸法値と、実際に形成される領域と
の差（変換差Ｓ1）が大きくなり、半導体回路の設計で
求めた所望の素子特性が得られないおそれがある。
【０００７】特に、最近の非常に微細なデザインルー
ル、例えば０．５μｍ以下の設計ルール（ホトリソグラ
フィで形成される最小線幅、または最小ゲート長などで
定義される）においては、従来の方法で形成された素子
分離領域では、変換差Ｓ1が設計ルール長さに比較して
非常に大きく、実用的ではないという問題点を有してい
る。例えば、素子分離領域３の膜厚が３０００オングス
トローム程度である場合には、従来の手法では、バーズ
ビーク５による変換差Ｓ1が０．０５μｍ程度になり、
０．３５μｍの設計ルールでは、素子分離領域３の両側
で２×０．０５μｍの変換差が大きく影響し、所望の素
子性能が得られないという問題点を有している。
ル、例えば０．５μｍ以下の設計ルール（ホトリソグラ
フィで形成される最小線幅、または最小ゲート長などで
定義される）においては、従来の方法で形成された素子
分離領域では、変換差Ｓ1が設計ルール長さに比較して
非常に大きく、実用的ではないという問題点を有してい
る。例えば、素子分離領域３の膜厚が３０００オングス
トローム程度である場合には、従来の手法では、バーズ
ビーク５による変換差Ｓ1が０．０５μｍ程度になり、
０．３５μｍの設計ルールでは、素子分離領域３の両側
で２×０．０５μｍの変換差が大きく影響し、所望の素
子性能が得られないという問題点を有している。
【０００８】本発明は、このような実状に鑑みてなさ
れ、簡便な選択酸化による素子分離手法を継承しつつ、
バーズビークが小さく、微細加工に適した変換差の少な
い素子分離領域を容易に製造することができる半導体装
置の製造方法を提供することを目的とする。
れ、簡便な選択酸化による素子分離手法を継承しつつ、
バーズビークが小さく、微細加工に適した変換差の少な
い素子分離領域を容易に製造することができる半導体装
置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板の表
面に、酸化薄膜層を形成する工程と、この酸化薄膜層の
表面に、酸化阻止層を所定のパターンで形成する工程
と、この酸化阻止層で覆われていない半導体基板の表面
に、他の部分よりも酸化速度が速くなるダメージ層を形
成する工程と、上記酸化阻止層で覆われていない半導体
基板の表面を熱酸化して上記酸化薄膜層より厚い酸化膜
層からなる素子分離領域を形成する工程とを有すること
を特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板の表
面に、酸化薄膜層を形成する工程と、この酸化薄膜層の
表面に、酸化阻止層を所定のパターンで形成する工程
と、この酸化阻止層で覆われていない半導体基板の表面
に、他の部分よりも酸化速度が速くなるダメージ層を形
成する工程と、上記酸化阻止層で覆われていない半導体
基板の表面を熱酸化して上記酸化薄膜層より厚い酸化膜
層からなる素子分離領域を形成する工程とを有すること
を特徴とする。
【００１０】
【作用】選択的な熱酸化によるバーズビークの発生原因
は、酸化を進行させるオキシダント、例えば酸素や水の
分子の拡散係数が、半導体基板の表面と酸化膜との界面
付近で非常に大きいことにある。本発明では、素子分離
領域が形成される半導体基板の表面に、予めダメージ層
を形成し、他の部分よりも酸化速度が速くなるようにし
てある。その結果、従来に比べてきわめて短い時間で所
望膜厚の酸化膜から成る素子分離領域を形成することが
可能になり、バーズビークの成長を大幅に抑制すること
が可能になる。したがって、バーズビークによる設計寸
法値に対する変換差をきわめて小さくすることができ、
最近の超微細な設計ルールに対応した素子分離領域を形
成することが可能になる。
は、酸化を進行させるオキシダント、例えば酸素や水の
分子の拡散係数が、半導体基板の表面と酸化膜との界面
付近で非常に大きいことにある。本発明では、素子分離
領域が形成される半導体基板の表面に、予めダメージ層
を形成し、他の部分よりも酸化速度が速くなるようにし
てある。その結果、従来に比べてきわめて短い時間で所
望膜厚の酸化膜から成る素子分離領域を形成することが
可能になり、バーズビークの成長を大幅に抑制すること
が可能になる。したがって、バーズビークによる設計寸
法値に対する変換差をきわめて小さくすることができ、
最近の超微細な設計ルールに対応した素子分離領域を形
成することが可能になる。
【００１１】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１〜４は本発明の一実施例に係る半導体装置の製造過
程を示す要部断面図である。
製造方法について、図面を参照しつつ詳細に説明する。
図１〜４は本発明の一実施例に係る半導体装置の製造過
程を示す要部断面図である。
【００１２】図１に示すように、本発明の一実施例に係
る半導体装置の製造方法では、まず半導体基板２を準備
する。半導体基板２としては、特に限定されないが、例
えばシリコン製の半導体基板が用いられる。この半導体
基板２の表面には、酸化薄膜層４を成膜する。酸化薄膜
層４は、例えば、シリコン製半導体基板２の表面を熱酸
化して得られるシリコン酸化薄膜層である。この酸化薄
膜層４の膜厚は、特に限定されず、例えば半導体素子領
域に形成されるゲート絶縁膜を構成するのに十分に薄い
膜厚である。
る半導体装置の製造方法では、まず半導体基板２を準備
する。半導体基板２としては、特に限定されないが、例
えばシリコン製の半導体基板が用いられる。この半導体
基板２の表面には、酸化薄膜層４を成膜する。酸化薄膜
層４は、例えば、シリコン製半導体基板２の表面を熱酸
化して得られるシリコン酸化薄膜層である。この酸化薄
膜層４の膜厚は、特に限定されず、例えば半導体素子領
域に形成されるゲート絶縁膜を構成するのに十分に薄い
膜厚である。
【００１３】この酸化薄膜層４の表面には、シリコン窒
化膜層などで構成される酸化阻止層６が形成される。酸
化阻止層６は、例えばＣＶＤ法などで成膜される。次
に、図２に示すように、素子分離パターンに合わせた所
定のパターンで、レジスト膜８を酸化阻止層６の表面に
成膜し、レジスト膜８で覆われていない酸化阻止層６
を、ＲＩＥなどを用いて選択的に除去する。その際に
は、半導体基板２の表面に形成してある酸化薄膜層４ま
では除去しない。
化膜層などで構成される酸化阻止層６が形成される。酸
化阻止層６は、例えばＣＶＤ法などで成膜される。次
に、図２に示すように、素子分離パターンに合わせた所
定のパターンで、レジスト膜８を酸化阻止層６の表面に
成膜し、レジスト膜８で覆われていない酸化阻止層６
を、ＲＩＥなどを用いて選択的に除去する。その際に
は、半導体基板２の表面に形成してある酸化薄膜層４ま
では除去しない。
【００１４】次に、レジスト膜８で覆われていない半導
体基板２の表面に、イオン注入法などの手段で、不純物
イオン、好ましくはシリコンないし酸素のイオンを注入
し、半導体基板２の表面にダメージ層１４を形成する。
イオン注入時における注入エネルギー及びドーズ量は、
特に限定されないが、厚さ３０００オングストローム程
度の素子分離領域１０を得るためには、半導体基板２の
表面から１５００ないし２０００オングストローム程度
の深さまで注入されるように決定される。具体的には、
シリコンをイオン注入するとして、注入エネルギーは、
７０ｋｅＶ以下程度であり、ドーズ量は、１×１０15／
ｃｍ2以上程度が好ましい。
体基板２の表面に、イオン注入法などの手段で、不純物
イオン、好ましくはシリコンないし酸素のイオンを注入
し、半導体基板２の表面にダメージ層１４を形成する。
イオン注入時における注入エネルギー及びドーズ量は、
特に限定されないが、厚さ３０００オングストローム程
度の素子分離領域１０を得るためには、半導体基板２の
表面から１５００ないし２０００オングストローム程度
の深さまで注入されるように決定される。具体的には、
シリコンをイオン注入するとして、注入エネルギーは、
７０ｋｅＶ以下程度であり、ドーズ量は、１×１０15／
ｃｍ2以上程度が好ましい。
【００１５】このようなイオン注入を行うことで、レジ
スト膜８で覆われていない半導体基板２の表面には、非
晶質化されたダメージ層１４が形成される。非晶質化さ
れたダメージ層１４は、半導体基板２がシリコン単結晶
の場合には、この単結晶シリコンから成る半導体基板２
に対して、酸化速度が約２倍程度になる。
スト膜８で覆われていない半導体基板２の表面には、非
晶質化されたダメージ層１４が形成される。非晶質化さ
れたダメージ層１４は、半導体基板２がシリコン単結晶
の場合には、この単結晶シリコンから成る半導体基板２
に対して、酸化速度が約２倍程度になる。
【００１６】次に、図３に示すように、レジスト膜８を
除去し、半導体基板２の表面を酸化雰囲気中で熱酸化す
ると、シリコン窒化膜層から成る酸化阻止層６により覆
われていない半導体基板２の表面が選択的に熱酸化さ
れ、シリコン酸化膜層からなる素子分離領域１０が形成
される。このシリコン酸化膜層から成る素子分離領域１
０の膜厚は、特に限定されないが、約３０００オングス
トローム程度である。このような膜厚の素子分離領域１
０を得るための熱酸化時間は、本実施例では、この部分
に予めダメージ層１４が形成してあることから、従来に
比較して、理論的には約１／４程度の時間で済む。ダメ
ージ層１４の酸化速度は、前述したように、他の部分の
半導体基板２に比較して、約２倍程度になるからであ
る。
除去し、半導体基板２の表面を酸化雰囲気中で熱酸化す
ると、シリコン窒化膜層から成る酸化阻止層６により覆
われていない半導体基板２の表面が選択的に熱酸化さ
れ、シリコン酸化膜層からなる素子分離領域１０が形成
される。このシリコン酸化膜層から成る素子分離領域１
０の膜厚は、特に限定されないが、約３０００オングス
トローム程度である。このような膜厚の素子分離領域１
０を得るための熱酸化時間は、本実施例では、この部分
に予めダメージ層１４が形成してあることから、従来に
比較して、理論的には約１／４程度の時間で済む。ダメ
ージ層１４の酸化速度は、前述したように、他の部分の
半導体基板２に比較して、約２倍程度になるからであ
る。
【００１７】したがって、バーズビーク１２の成長が抑
制され、バーズビーク１２による設計値との変換差Ｓ2
（図４に図示）を著しく小さくできる。このため、素子
分離領域１０の両側に位置する半導体基板２の表面に形
成される半導体素子領域が狭められることがなくなり、
半導体装置の高集積化が可能になる。しかも、本実施例
では、基本的には、熱酸化法により素子分離領域を形成
するようにしているので、製造工程が複雑でない。しか
も、熱酸化の前に、単にイオン注入法などにより、ダメ
ージ層１４を形成するだけで、バーズビーク１２の低減
が図れるので、製造工程の増大も少ない。
制され、バーズビーク１２による設計値との変換差Ｓ2
（図４に図示）を著しく小さくできる。このため、素子
分離領域１０の両側に位置する半導体基板２の表面に形
成される半導体素子領域が狭められることがなくなり、
半導体装置の高集積化が可能になる。しかも、本実施例
では、基本的には、熱酸化法により素子分離領域を形成
するようにしているので、製造工程が複雑でない。しか
も、熱酸化の前に、単にイオン注入法などにより、ダメ
ージ層１４を形成するだけで、バーズビーク１２の低減
が図れるので、製造工程の増大も少ない。
【００１８】なお、熱酸化後には、図４に示すように、
酸化阻止層６が除去され、素子分離プロセスが終了す
る。素子分離プロセス後には、各半導体素子領域に、半
導体素子を形成するためのイオン注入あるいは各種機能
薄膜の形成プロセスが開始する。
酸化阻止層６が除去され、素子分離プロセスが終了す
る。素子分離プロセス後には、各半導体素子領域に、半
導体素子を形成するためのイオン注入あるいは各種機能
薄膜の形成プロセスが開始する。
【００１９】本発明は、上述した実施例に限定されるも
のではなく、本発明の範囲内で種々に改変することがで
きる。例えば、ダメージ層を形成するための手段として
は、イオン注入に限らず、例えばドライエッチングなど
の手段を用いることが可能である。また、半導体基板２
としては、シリコン製半導体基板に限らず、その他の半
導体基板を用いることが可能である。さらに、酸化阻止
層６としては、シリコン窒化膜層に限定されず、その他
の薄膜を用いることが可能である。
のではなく、本発明の範囲内で種々に改変することがで
きる。例えば、ダメージ層を形成するための手段として
は、イオン注入に限らず、例えばドライエッチングなど
の手段を用いることが可能である。また、半導体基板２
としては、シリコン製半導体基板に限らず、その他の半
導体基板を用いることが可能である。さらに、酸化阻止
層６としては、シリコン窒化膜層に限定されず、その他
の薄膜を用いることが可能である。
【００２０】
【発明の効果】以上説明してきたように、本発明によれ
ば、素子分離領域が形成される半導体基板の表面に、予
めダメージ層を形成し、他の部分よりも酸化速度が速く
なるようにしてある。その結果、簡便な熱酸化手段によ
り、従来に比べてきわめて短い時間で、所望膜厚の酸化
膜から成る素子分離領域を形成することが可能になる。
しかも、本発明では、従来の手法と異なり、バーズビー
クの成長を大幅に抑制することが可能になる。したがっ
て、バーズビークによる設計寸法値に対する変換差をき
わめて小さくすることができ、最近の超微細な設計ルー
ルに対応した素子分離領域を、簡便な手法によりきわめ
て容易に形成することが可能になる。
ば、素子分離領域が形成される半導体基板の表面に、予
めダメージ層を形成し、他の部分よりも酸化速度が速く
なるようにしてある。その結果、簡便な熱酸化手段によ
り、従来に比べてきわめて短い時間で、所望膜厚の酸化
膜から成る素子分離領域を形成することが可能になる。
しかも、本発明では、従来の手法と異なり、バーズビー
クの成長を大幅に抑制することが可能になる。したがっ
て、バーズビークによる設計寸法値に対する変換差をき
わめて小さくすることができ、最近の超微細な設計ルー
ルに対応した素子分離領域を、簡便な手法によりきわめ
て容易に形成することが可能になる。
【図１】本発明の一実施例に係る半導体装置の製造過程
を示す要部断面図である。
を示す要部断面図である。
【図２】本発明の一実施例に係る半導体装置の製造過程
を示す要部断面図である。
を示す要部断面図である。
【図３】本発明の一実施例に係る半導体装置の製造過程
を示す要部断面図である。
を示す要部断面図である。
【図４】本発明の一実施例に係る半導体装置の製造過程
を示す要部断面図である。
を示す要部断面図である。
【図５】従来例に係る半導体装置の製造方法で得られた
素子分離領域の要部断面図である。
素子分離領域の要部断面図である。
２…半導体基板 ４…酸化薄膜層 ６…酸化阻止層 １０…素子分離領域 １２…バーズビーク １４…ダメージ層
Claims (2)
- 【請求項１】 半導体基板の表面に、酸化薄膜層を形成
する工程と、 この酸化薄膜層の表面に、酸化阻止層を所定のパターン
で形成する工程と、 この酸化阻止層で覆われていない半導体基板の表面に、
他の部分よりも酸化速度が速くなるダメージ層を形成す
る工程と、 上記酸化阻止層で覆われていない半導体基板の表面を熱
酸化して上記酸化薄膜層より厚い酸化膜層からなる素子
分離領域を形成する工程とを有する半導体装置の製造方
法。 - 【請求項２】 上記ダメージ層は、イオン注入法により
形成される請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663991A JPH05121401A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663991A JPH05121401A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121401A true JPH05121401A (ja) | 1993-05-18 |
Family
ID=17959523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30663991A Pending JPH05121401A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
-
1991
- 1991-10-25 JP JP30663991A patent/JPH05121401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
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