JPH05121433A - Ｍｏｓトランジスタのｌｄｄ構造形成方法 - Google Patents
Ｍｏｓトランジスタのｌｄｄ構造形成方法Info
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- JPH05121433A JPH05121433A JP30827291A JP30827291A JPH05121433A JP H05121433 A JPH05121433 A JP H05121433A JP 30827291 A JP30827291 A JP 30827291A JP 30827291 A JP30827291 A JP 30827291A JP H05121433 A JPH05121433 A JP H05121433A
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- 238000010276 construction Methods 0.000 title abstract 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 簡略な工程で制御性良くＬＤＤ構造を形成す
る。 【構成】 ゲート電極２２形成後、基板２１の垂直方向
から高濃度の不純物２３をイオン注入する工程と、基板
２１を回転させながら斜め方向より低濃度の不純物２４
をイオン注入する工程を行う。基板２１を回転させなが
ら斜め方向よりイオン注入することにより、低濃度不純
物２４はゲート電極２２の両側端の下部に打ち込むこと
が可能となり、高濃度拡散領域２５よりゲート電極２２
内側に突出させて低濃度拡散領域２６を形成可能とな
る。
る。 【構成】 ゲート電極２２形成後、基板２１の垂直方向
から高濃度の不純物２３をイオン注入する工程と、基板
２１を回転させながら斜め方向より低濃度の不純物２４
をイオン注入する工程を行う。基板２１を回転させなが
ら斜め方向よりイオン注入することにより、低濃度不純
物２４はゲート電極２２の両側端の下部に打ち込むこと
が可能となり、高濃度拡散領域２５よりゲート電極２２
内側に突出させて低濃度拡散領域２６を形成可能とな
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
のＬＤＤ（Lightly Doped Drain)構造の形成方法に関す
るものである。
のＬＤＤ（Lightly Doped Drain)構造の形成方法に関す
るものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタのＬＤＤ構造
は、図３に示すようにして形成されている。まず図３
（ａ）に示すように基板１上にゲート電極２を形成し、
そのゲート電極２をマスクとして低濃度の不純物３をイ
オン注入法によって基板１中に打ち込む。次に、基板１
上にＳｉＯ2 等の膜（ここではＳｉＯ2 膜とする）４を
ＣＶＤ（Camical Vapour Deposition)法によって図３
（ｂ）に示すように形成する。そのＳｉＯ2 膜４をＲＩ
Ｅ(Reactive Ion Etch）法などの異方性エッチング方法
にて全面エッチングを行い、図３（ｃ）に示すようにゲ
ート電極２の側壁部にのみＳｉＯ2 膜４を残す。この残
存ＳｉＯ2 膜４とゲート電極２をマスクとして高濃度の
不純物５をイオン注入法によって図３（ｄ）に示すよう
に基板１中に打ち込む。最後にアニールすることによっ
て図３（ｅ）に示すように基板１中に低濃度拡散領域６
と高濃度拡散領域７を形成する。
は、図３に示すようにして形成されている。まず図３
（ａ）に示すように基板１上にゲート電極２を形成し、
そのゲート電極２をマスクとして低濃度の不純物３をイ
オン注入法によって基板１中に打ち込む。次に、基板１
上にＳｉＯ2 等の膜（ここではＳｉＯ2 膜とする）４を
ＣＶＤ（Camical Vapour Deposition)法によって図３
（ｂ）に示すように形成する。そのＳｉＯ2 膜４をＲＩ
Ｅ(Reactive Ion Etch）法などの異方性エッチング方法
にて全面エッチングを行い、図３（ｃ）に示すようにゲ
ート電極２の側壁部にのみＳｉＯ2 膜４を残す。この残
存ＳｉＯ2 膜４とゲート電極２をマスクとして高濃度の
不純物５をイオン注入法によって図３（ｄ）に示すよう
に基板１中に打ち込む。最後にアニールすることによっ
て図３（ｅ）に示すように基板１中に低濃度拡散領域６
と高濃度拡散領域７を形成する。
【０００３】図４は、上記ＬＤＤ構造の形成方法をＣＭ
ＯＳトランジスタに適用した場合である。まず図４
（ａ）に示すように基板１に素子分離酸化膜８とゲート
電極２を形成した後、ＰＭＯＳトランジスタ形成領域９
側をレジストパターン１０で覆った上で、ＮＭＯＳトラ
ンジスタ形成領域１１の基板１内に低濃度の不純物３ａ
をゲート電極２をマスクとしてイオン注入法で打ち込
む。次に図４（ｂ）に示すようにＮＭＯＳトランジスタ
形成領域１１側をレジストパターン１２で覆った上で、
ＰＭＯＳトランジスタ形成領域９の基板１内に低濃度の
不純物３ｂをゲート電極２をマスクとしてイオン注入法
で打ち込む。その後、基板１上の全面に図４（ｃ）に示
すようにＳｉＯ2 膜４を形成し、このＳｉＯ2 膜４を異
方性エッチング法で全面エッチングすることにより図４
（ｄ）に示すようにゲート電極２の側壁部にのみＳｉＯ
2 膜４を残す。その後、図４（ｅ）に示すようにＰＭＯ
Ｓトランジスタ形成領域９側をレジストパターン１３で
覆った上で、ＮＭＯＳトランジスタ形成領域１１の基板
１内に高濃度の不純物５ａをゲート電極２およびＳｉＯ
2 膜４をマスクとしてイオン注入法で打ち込む。続い
て、図４（ｆ）に示すようにＮＭＯＳトランジスタ形成
領域１１側をレジストパターン１４で覆った上で、ＰＭ
ＯＳトランジスタ形成領域９の基板１内に高濃度の不純
物５ｂをゲート電極２およびＳｉＯ2 膜４をマスクとし
てイオン注入法で打ち込む。最後にアニールすることに
よって図４（ｇ）に示すように基板１中にＮＭＯＳトラ
ンジスタの低濃度拡散領域６ａと高濃度拡散領域７ａお
よび、ＰＭＯＳトランジスタの低濃度拡散領域６ｂと高
濃度拡散領域７ｂを形成する。
ＯＳトランジスタに適用した場合である。まず図４
（ａ）に示すように基板１に素子分離酸化膜８とゲート
電極２を形成した後、ＰＭＯＳトランジスタ形成領域９
側をレジストパターン１０で覆った上で、ＮＭＯＳトラ
ンジスタ形成領域１１の基板１内に低濃度の不純物３ａ
をゲート電極２をマスクとしてイオン注入法で打ち込
む。次に図４（ｂ）に示すようにＮＭＯＳトランジスタ
形成領域１１側をレジストパターン１２で覆った上で、
ＰＭＯＳトランジスタ形成領域９の基板１内に低濃度の
不純物３ｂをゲート電極２をマスクとしてイオン注入法
で打ち込む。その後、基板１上の全面に図４（ｃ）に示
すようにＳｉＯ2 膜４を形成し、このＳｉＯ2 膜４を異
方性エッチング法で全面エッチングすることにより図４
（ｄ）に示すようにゲート電極２の側壁部にのみＳｉＯ
2 膜４を残す。その後、図４（ｅ）に示すようにＰＭＯ
Ｓトランジスタ形成領域９側をレジストパターン１３で
覆った上で、ＮＭＯＳトランジスタ形成領域１１の基板
１内に高濃度の不純物５ａをゲート電極２およびＳｉＯ
2 膜４をマスクとしてイオン注入法で打ち込む。続い
て、図４（ｆ）に示すようにＮＭＯＳトランジスタ形成
領域１１側をレジストパターン１４で覆った上で、ＰＭ
ＯＳトランジスタ形成領域９の基板１内に高濃度の不純
物５ｂをゲート電極２およびＳｉＯ2 膜４をマスクとし
てイオン注入法で打ち込む。最後にアニールすることに
よって図４（ｇ）に示すように基板１中にＮＭＯＳトラ
ンジスタの低濃度拡散領域６ａと高濃度拡散領域７ａお
よび、ＰＭＯＳトランジスタの低濃度拡散領域６ｂと高
濃度拡散領域７ｂを形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、以上の
ような従来の形成方法では、ＬＤＤ構造（低濃度と高濃
度の拡散領域）を形成するために、ＣＭＯＳトランジス
タを例にとると、レジストパターンを形成するためのホ
トリソ工程が４回、イオン注入工程が４回、ＳｉＯ2 膜
の形成・エッチング工程が各１回必要で、工程が複雑に
なるという欠点があった。また、ＳｉＯ2 膜の形成・エ
ッチングによって形成するゲート電極側壁部のＳｉＯ2
膜形状の制御が困難であり、ＬＤＤ構造がバラツクとい
う欠点があった。
ような従来の形成方法では、ＬＤＤ構造（低濃度と高濃
度の拡散領域）を形成するために、ＣＭＯＳトランジス
タを例にとると、レジストパターンを形成するためのホ
トリソ工程が４回、イオン注入工程が４回、ＳｉＯ2 膜
の形成・エッチング工程が各１回必要で、工程が複雑に
なるという欠点があった。また、ＳｉＯ2 膜の形成・エ
ッチングによって形成するゲート電極側壁部のＳｉＯ2
膜形状の制御が困難であり、ＬＤＤ構造がバラツクとい
う欠点があった。
【０００５】この発明は上記の点に鑑みなされたもの
で、簡略な工程で制御性良くＬＤＤ構造を形成すること
ができるＭＯＳトランジスタのＬＤＤ構造形成方法を提
供することを目的とする。
で、簡略な工程で制御性良くＬＤＤ構造を形成すること
ができるＭＯＳトランジスタのＬＤＤ構造形成方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、ＭＯＳトラ
ンジスタのＬＤＤ構造の形成方法において、ゲート電極
の形成後、基板の垂直方向より高濃度の不純物をイオン
注入法により打ち込む工程と、基板を回転させながら、
斜め方向より低濃度の不純物をイオン注入法により打ち
込む工程とを行うようにしたものである。
ンジスタのＬＤＤ構造の形成方法において、ゲート電極
の形成後、基板の垂直方向より高濃度の不純物をイオン
注入法により打ち込む工程と、基板を回転させながら、
斜め方向より低濃度の不純物をイオン注入法により打ち
込む工程とを行うようにしたものである。
【０００７】
【作用】基板を回転させながら、斜め方向より低濃度の
不純物を打ち込むと、ゲート電極の両側端の下部に低濃
度の不純物を打ち込むことが可能となるので、垂直方向
より打ち込んだ高濃度不純物領域（高濃度拡散領域）よ
りゲート電極内側に突出させて低濃度不純物領域（低濃
度拡散領域）を形成することが可能となり、ＬＤＤ構造
が得られる。そして、この方法によれば、ゲート電極側
壁に対するＳｉＯ2 膜の形成工程が不要となる。また、
ＣＭＯＳトランジスタに適用した場合は、一方側をレジ
ストパターンで覆った状態で、他方側の高濃度と低濃度
のイオン注入を連続して行うことができるので、ホトリ
ソ工程は２回ですむ。なお、不純物の打ち込み時、ゲー
ト電極の全外周のうち両側端と直角な２辺側において
は、公知のように素子分離酸化膜で不純物の打ち込みが
阻止される。したがって、不純物は、前述の低濃度不純
物の打ち込み具合のところで記したようにゲート電極の
両側端側のみに打ち込まれることになり、左右一対ソー
ス・ドレインとしての拡散領域が形成されることにな
る。
不純物を打ち込むと、ゲート電極の両側端の下部に低濃
度の不純物を打ち込むことが可能となるので、垂直方向
より打ち込んだ高濃度不純物領域（高濃度拡散領域）よ
りゲート電極内側に突出させて低濃度不純物領域（低濃
度拡散領域）を形成することが可能となり、ＬＤＤ構造
が得られる。そして、この方法によれば、ゲート電極側
壁に対するＳｉＯ2 膜の形成工程が不要となる。また、
ＣＭＯＳトランジスタに適用した場合は、一方側をレジ
ストパターンで覆った状態で、他方側の高濃度と低濃度
のイオン注入を連続して行うことができるので、ホトリ
ソ工程は２回ですむ。なお、不純物の打ち込み時、ゲー
ト電極の全外周のうち両側端と直角な２辺側において
は、公知のように素子分離酸化膜で不純物の打ち込みが
阻止される。したがって、不純物は、前述の低濃度不純
物の打ち込み具合のところで記したようにゲート電極の
両側端側のみに打ち込まれることになり、左右一対ソー
ス・ドレインとしての拡散領域が形成されることにな
る。
【０００８】
【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の第１の実施例で、この発明の基
本例である。まず図１（ａ）に示すように、基板２１に
ゲート電極２２を形成後、該基板２１を水平な状態に保
ち、その基板２１に対して垂直方向から高濃度の不純物
２３をゲート電極２２をマスクとしてイオン注入法で打
ち込む。次に、図１（ｂ）に示すように、基板２１を水
平状態から垂直方向に３０°〜４５°程度傾けた状態と
し、さらに、その傾斜角を保持した状態で基板２１を回
転させながら、該基板２１に対して垂直方向から低濃度
の不純物２４を同じくゲート電極２２をマスクとしてイ
オン注入法で打ち込む。すると、不純物２４は基板２１
に対して斜めから打ち込まれるようになり、しかもその
基板２１が回転しているので、ゲート電極２２の両側端
の下部に不純物２４を打ち込むことが可能となる。した
がって、次にアニールを行うと、図１（ｃ）に示すよう
に基板２１内には、高濃度不純物２３による高濃度拡散
領域２５よりゲート電極内側に突出して低濃度不純物２
４による低濃度拡散領域２６が形成され、ＬＤＤ構造が
得られる。なお、不純物２３，２４の打ち込み時、ゲー
ト電極２２の全外周のうち両側端と直角な２辺側におい
ては、公知のように素子分離酸化膜（図示せず）で不純
物の打ち込みが阻止される。したがって、不純物２３，
２４は、低濃度不純物のところで記したようにゲート電
極２２の両側端側のみに打ち込まれ、図１（ｃ）に示す
ように左右一対ソース・ドレインとして拡散領域２５，
２６が形成される。また、実際にはゲート電極２２と基
板２１間にゲート絶縁膜が介在される。
する。図１はこの発明の第１の実施例で、この発明の基
本例である。まず図１（ａ）に示すように、基板２１に
ゲート電極２２を形成後、該基板２１を水平な状態に保
ち、その基板２１に対して垂直方向から高濃度の不純物
２３をゲート電極２２をマスクとしてイオン注入法で打
ち込む。次に、図１（ｂ）に示すように、基板２１を水
平状態から垂直方向に３０°〜４５°程度傾けた状態と
し、さらに、その傾斜角を保持した状態で基板２１を回
転させながら、該基板２１に対して垂直方向から低濃度
の不純物２４を同じくゲート電極２２をマスクとしてイ
オン注入法で打ち込む。すると、不純物２４は基板２１
に対して斜めから打ち込まれるようになり、しかもその
基板２１が回転しているので、ゲート電極２２の両側端
の下部に不純物２４を打ち込むことが可能となる。した
がって、次にアニールを行うと、図１（ｃ）に示すよう
に基板２１内には、高濃度不純物２３による高濃度拡散
領域２５よりゲート電極内側に突出して低濃度不純物２
４による低濃度拡散領域２６が形成され、ＬＤＤ構造が
得られる。なお、不純物２３，２４の打ち込み時、ゲー
ト電極２２の全外周のうち両側端と直角な２辺側におい
ては、公知のように素子分離酸化膜（図示せず）で不純
物の打ち込みが阻止される。したがって、不純物２３，
２４は、低濃度不純物のところで記したようにゲート電
極２２の両側端側のみに打ち込まれ、図１（ｃ）に示す
ように左右一対ソース・ドレインとして拡散領域２５，
２６が形成される。また、実際にはゲート電極２２と基
板２１間にゲート絶縁膜が介在される。
【０００９】図２はこの発明の第２の実施例で、この発
明をＣＭＯＳトランジスタに適用した場合である。まず
図２（ａ）に示すように基板３１に素子分離酸化膜３２
とゲート電極３３を形成した後、ＰＭＯＳトランジスタ
形成領域３４側をレジストパターン３５で覆う。そし
て、その基板３１を水平状態にして垂直方向からＮＭＯ
Ｓトランジスタ形成領域３６の基板３１内に高濃度の不
純物３７をゲート電極３３をマスクとして、イオン注入
法で打ち込む。次に、図２（ｂ）に示すように基板３１
を傾斜させ、さらにその傾斜角度を保持して基板３１を
回転させながら、垂直方向よりＮＭＯＳトランジスタ形
成領域３６の基板３１内に低濃度の不純物３８をゲート
電極３３をマスクとしてイオン注入法で打ち込む。低濃
度の不純物３８は基板３１に対しては斜めから打ち込ま
れるようになる。次にレジストパターン３５を除去し
て、今度は図２（ｃ）に示すように基板３１のＮＭＯＳ
トランジスタ形成領域３６側をレジストパターン３９で
覆った上で該基板３１を水平とし、その状態で垂直方向
からＰＭＯＳトランジスタ形成領域３４の基板３１内に
高濃度の不純物４０をゲート電極３３をマスクとしてイ
オン注入法で打ち込む。次に、図２（ｄ）に示すように
基板３１を傾斜させ、さらにその傾斜角度を保持して基
板３１を回転させながら、垂直方向よりＰＭＯＳトラン
ジスタ形成領域３４の基板３１内に低濃度の不純物４１
をゲート電極３３をマスクとしてイオン注入法で打ち込
む。低濃度の不純物４１は基板３１に対しては斜めから
打ち込まれるようになる。最後にアニールを行う。この
アニールにより図２（ｅ）に示すように、ＰＭＯＳトラ
ンジスタ形成領域３４の基板３１内、およびＮＭＯＳト
ランジスタ形成領域３６の基板３１内に高濃度拡散領域
４２と低濃度拡散領域４３がそれぞれ左右一対ソース・
ドレインとして形成される。しかも、基板３１を回転さ
せながら斜め方向から低濃度の不純物３８，４１を打ち
込んだことにより、低濃度拡散領域４３は高濃度拡散領
域４２よりゲート電極３３の内側（ゲート電極３３の両
側端下部）に突出した形となり、ＬＤＤ構造が得られ
る。
明をＣＭＯＳトランジスタに適用した場合である。まず
図２（ａ）に示すように基板３１に素子分離酸化膜３２
とゲート電極３３を形成した後、ＰＭＯＳトランジスタ
形成領域３４側をレジストパターン３５で覆う。そし
て、その基板３１を水平状態にして垂直方向からＮＭＯ
Ｓトランジスタ形成領域３６の基板３１内に高濃度の不
純物３７をゲート電極３３をマスクとして、イオン注入
法で打ち込む。次に、図２（ｂ）に示すように基板３１
を傾斜させ、さらにその傾斜角度を保持して基板３１を
回転させながら、垂直方向よりＮＭＯＳトランジスタ形
成領域３６の基板３１内に低濃度の不純物３８をゲート
電極３３をマスクとしてイオン注入法で打ち込む。低濃
度の不純物３８は基板３１に対しては斜めから打ち込ま
れるようになる。次にレジストパターン３５を除去し
て、今度は図２（ｃ）に示すように基板３１のＮＭＯＳ
トランジスタ形成領域３６側をレジストパターン３９で
覆った上で該基板３１を水平とし、その状態で垂直方向
からＰＭＯＳトランジスタ形成領域３４の基板３１内に
高濃度の不純物４０をゲート電極３３をマスクとしてイ
オン注入法で打ち込む。次に、図２（ｄ）に示すように
基板３１を傾斜させ、さらにその傾斜角度を保持して基
板３１を回転させながら、垂直方向よりＰＭＯＳトラン
ジスタ形成領域３４の基板３１内に低濃度の不純物４１
をゲート電極３３をマスクとしてイオン注入法で打ち込
む。低濃度の不純物４１は基板３１に対しては斜めから
打ち込まれるようになる。最後にアニールを行う。この
アニールにより図２（ｅ）に示すように、ＰＭＯＳトラ
ンジスタ形成領域３４の基板３１内、およびＮＭＯＳト
ランジスタ形成領域３６の基板３１内に高濃度拡散領域
４２と低濃度拡散領域４３がそれぞれ左右一対ソース・
ドレインとして形成される。しかも、基板３１を回転さ
せながら斜め方向から低濃度の不純物３８，４１を打ち
込んだことにより、低濃度拡散領域４３は高濃度拡散領
域４２よりゲート電極３３の内側（ゲート電極３３の両
側端下部）に突出した形となり、ＬＤＤ構造が得られ
る。
【００１０】
【発明の効果】以上詳細に説明したように、この発明に
よれば、ゲート電極の形成後、基板の垂直方向から高濃
度の不純物をイオン注入する工程と、基板を回転させな
がら斜め方向より低濃度の不純物をイオン注入する工程
を行ってＬＤＤ構造を形成するようにしたので、例えば
ＣＭＯＳトランジスタにおいて、レジストパターンを形
成するためのホトリソ工程を２回とすることができ、か
つゲート電極側壁に対するＳｉＯ2 膜の形成工程を削減
することができ、工程の簡略化を図ることができる。ま
た、ゲート電極側壁に対するＳｉＯ2 膜の形成工程を削
減できることによって、工程のバラツキ要因を減らすこ
とが可能となり、再現性の良いＬＤＤ構造を得ることが
できる。
よれば、ゲート電極の形成後、基板の垂直方向から高濃
度の不純物をイオン注入する工程と、基板を回転させな
がら斜め方向より低濃度の不純物をイオン注入する工程
を行ってＬＤＤ構造を形成するようにしたので、例えば
ＣＭＯＳトランジスタにおいて、レジストパターンを形
成するためのホトリソ工程を２回とすることができ、か
つゲート電極側壁に対するＳｉＯ2 膜の形成工程を削減
することができ、工程の簡略化を図ることができる。ま
た、ゲート電極側壁に対するＳｉＯ2 膜の形成工程を削
減できることによって、工程のバラツキ要因を減らすこ
とが可能となり、再現性の良いＬＤＤ構造を得ることが
できる。
【図１】この発明の第１の実施例を示す工程断面図であ
る。
る。
【図２】この発明の第２の実施例を示す工程断面図であ
る。
る。
【図３】従来の形成方法を示す工程断面図である。
【図４】従来の方法のＣＭＯＳトランジスタ適用例を示
す工程断面図である。
す工程断面図である。
２１，３１ 基板 ２２，３３ ゲート電極 ２３，３７，４０ 高濃度不純物 ２４，３８，４１ 低濃度不純物 ２５，４２ 高濃度拡散領域 ２６，４３ 低濃度拡散領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｆ 8617−4Ｍ Ｌ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタのＬＤＤ構造の形成
方法において、ゲート電極の形成後、 （ａ）基板の垂直方向より高濃度の不純物をイオン注入
法により打ち込む工程と、 （ｂ）基板を回転させながら、斜め方向より低濃度の不
純物をイオン注入法により打ち込む工程 を行うことを特徴とするＭＯＳトランジスタのＬＤＤ構
造形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30827291A JPH05121433A (ja) | 1991-10-29 | 1991-10-29 | Ｍｏｓトランジスタのｌｄｄ構造形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30827291A JPH05121433A (ja) | 1991-10-29 | 1991-10-29 | Ｍｏｓトランジスタのｌｄｄ構造形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121433A true JPH05121433A (ja) | 1993-05-18 |
Family
ID=17979029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30827291A Pending JPH05121433A (ja) | 1991-10-29 | 1991-10-29 | Ｍｏｓトランジスタのｌｄｄ構造形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121433A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
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