JPH05175443A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05175443A JPH05175443A JP3342302A JP34230291A JPH05175443A JP H05175443 A JPH05175443 A JP H05175443A JP 3342302 A JP3342302 A JP 3342302A JP 34230291 A JP34230291 A JP 34230291A JP H05175443 A JPH05175443 A JP H05175443A
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- oxide film
- forming
- impurity
- source
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有するＣＭＯＳ半導体装置にお
いてパターニング及びイオン注入回数を減らし、かつシ
ャドウイング効果をなくす半導体装置及びその製造方法
を得る。 【構成】 第１導電型ＭＯＳを形成するゲート電極の側
壁酸化膜を第１導電型不純物を含む酸化膜とし、第２導
電型ＭＯＳを形成するソースドレイン領域に第２導電型
不純物を含む酸化膜を堆積するようにするか、あるい
は、第１導電型ＭＯＳを形成するゲート電極の側壁酸化
膜を第１導電型不純物を含む酸化膜、第２導電型ＭＯＳ
を形成するゲート電極の側壁酸化膜を第２導電型不純物
を含む酸化膜とするようにし、前記酸化膜からの拡散を
行い、ＬＤＤ構造を有するＣＭＯＳのソースドレイン低
濃度不純物領域を各々形成する。
いてパターニング及びイオン注入回数を減らし、かつシ
ャドウイング効果をなくす半導体装置及びその製造方法
を得る。 【構成】 第１導電型ＭＯＳを形成するゲート電極の側
壁酸化膜を第１導電型不純物を含む酸化膜とし、第２導
電型ＭＯＳを形成するソースドレイン領域に第２導電型
不純物を含む酸化膜を堆積するようにするか、あるい
は、第１導電型ＭＯＳを形成するゲート電極の側壁酸化
膜を第１導電型不純物を含む酸化膜、第２導電型ＭＯＳ
を形成するゲート電極の側壁酸化膜を第２導電型不純物
を含む酸化膜とするようにし、前記酸化膜からの拡散を
行い、ＬＤＤ構造を有するＣＭＯＳのソースドレイン低
濃度不純物領域を各々形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置とその製造
方法に関するものであり、特にＣＭＯＳのＬＤＤ構造
（Lightly Doped Drain ）とその製造方法に関するもの
である。
方法に関するものであり、特にＣＭＯＳのＬＤＤ構造
（Lightly Doped Drain ）とその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、ＭＯＳ半導体装置の微細化に伴
い、ドレイン近傍の高電界化によるホットキャリア現象
が問題となっており、これを抑制するためにＬＤＤ構造
が採用されている。
い、ドレイン近傍の高電界化によるホットキャリア現象
が問題となっており、これを抑制するためにＬＤＤ構造
が採用されている。
【０００３】図２(a) 〜(h) は従来のＣＭＯＳのＬＤＤ
構造の製造方法における主要工程の一例を示す断面図で
あり、図において、１は一導電型シリコン基板、２はＮ
ウエル領域、３はＰウエル領域、４はゲート電極、５は
フィールド酸化膜、７はレジスト、８はＮ+ 型のソー
ス，ドレイン領域、９はＰ+ 型のソース，ドレイン領
域、１２はＮ- 型のソース，ドレイン領域、１３はＰ-
型のソース，ドレイン領域、１５，１７はＣＶＤ酸化
膜、１６はシリケートガラス、１４はＣＶＤ酸化膜、１
４ａはゲート電極の側壁酸化膜である。
構造の製造方法における主要工程の一例を示す断面図で
あり、図において、１は一導電型シリコン基板、２はＮ
ウエル領域、３はＰウエル領域、４はゲート電極、５は
フィールド酸化膜、７はレジスト、８はＮ+ 型のソー
ス，ドレイン領域、９はＰ+ 型のソース，ドレイン領
域、１２はＮ- 型のソース，ドレイン領域、１３はＰ-
型のソース，ドレイン領域、１５，１７はＣＶＤ酸化
膜、１６はシリケートガラス、１４はＣＶＤ酸化膜、１
４ａはゲート電極の側壁酸化膜である。
【０００４】次に製造フローについて説明する。まず、
一導電型シリコン基板１上に、Ｎウエル領域２，Ｐウエ
ル領域３，フィールド酸化膜５及びゲート電極４を形成
する（図２(a))。
一導電型シリコン基板１上に、Ｎウエル領域２，Ｐウエ
ル領域３，フィールド酸化膜５及びゲート電極４を形成
する（図２(a))。
【０００５】次にＮウエル領域２上にパターニング形成
されたレジストパターン７及びゲート電極４をマスクに
してリンを、例えば１００ＫｅＶで２Ｅ１３注入する
（図２(b))。
されたレジストパターン７及びゲート電極４をマスクに
してリンを、例えば１００ＫｅＶで２Ｅ１３注入する
（図２(b))。
【０００６】次に、レジスト除去後、Ｐウエル領域３上
にパターニング形成されたレジストパターン７及びゲー
ト電極４をマスクにしてＢＦ2 を、例えば４０ＫｅＶで
１Ｅ１３注入する（図２(c))。
にパターニング形成されたレジストパターン７及びゲー
ト電極４をマスクにしてＢＦ2 を、例えば４０ＫｅＶで
１Ｅ１３注入する（図２(c))。
【０００７】このリン注入及びＢＦ2 注入は、チャネリ
ングを防ぐため、若干斜めから、例えば基板に対して垂
直な面より７°程度斜めから注入し、浅く打てるように
している。
ングを防ぐため、若干斜めから、例えば基板に対して垂
直な面より７°程度斜めから注入し、浅く打てるように
している。
【０００８】次に、レジスト除去後、ＣＶＤ酸化膜を例
えば２０００オングストローム程度堆積させる（図２
(d))。
えば２０００オングストローム程度堆積させる（図２
(d))。
【０００９】次に異方性エッチングにより全面エッチバ
ックをシリコン面に到達するまで行う。この時、ゲート
電極に側壁酸化膜１４ａが形成される（図２(e))。
ックをシリコン面に到達するまで行う。この時、ゲート
電極に側壁酸化膜１４ａが形成される（図２(e))。
【００１０】次にＮウエル領域２上にパターニング形成
されたレジストパターン７及び側壁酸化膜１４ａを有し
たゲート電極４をマスクにしてＡｓを、例えば４０Ｋｅ
Ｖで４Ｅ１５注入する（図２(f))。
されたレジストパターン７及び側壁酸化膜１４ａを有し
たゲート電極４をマスクにしてＡｓを、例えば４０Ｋｅ
Ｖで４Ｅ１５注入する（図２(f))。
【００１１】次にレジスト除去後、熱処理を例えば９０
０℃で行って、Ｎ+ 型のソース，ドレイン領域８，Ｎ-
型のソース，ドレイン領域９，Ｐ- 型のソース，ドレイ
ン領域１３を形成した後、Ｐウエル領域３上にパターニ
ング形成されたレジストパターン７及び側壁酸化膜１４
ａを有したゲート電極４をマスクにしてＢＦ2 を例えば
４０ＫｅＶで４Ｅ１５注入する（図２(g))。
０℃で行って、Ｎ+ 型のソース，ドレイン領域８，Ｎ-
型のソース，ドレイン領域９，Ｐ- 型のソース，ドレイ
ン領域１３を形成した後、Ｐウエル領域３上にパターニ
ング形成されたレジストパターン７及び側壁酸化膜１４
ａを有したゲート電極４をマスクにしてＢＦ2 を例えば
４０ＫｅＶで４Ｅ１５注入する（図２(g))。
【００１２】次に、レジスト除去後、ＣＶＤ酸化膜１
５，シリケートガラス１６を順に堆積し、熱処理を例え
ば９００℃で行ってシリケートガラスの平坦化を行うと
ともに、Ｐ+ 型ソース，ドレイン領域９を形成し、その
後、ＣＶＤ酸化膜１７を堆積させ、層間絶縁膜を完成さ
せる（図２(h))。
５，シリケートガラス１６を順に堆積し、熱処理を例え
ば９００℃で行ってシリケートガラスの平坦化を行うと
ともに、Ｐ+ 型ソース，ドレイン領域９を形成し、その
後、ＣＶＤ酸化膜１７を堆積させ、層間絶縁膜を完成さ
せる（図２(h))。
【００１３】
【発明が解決しようとする課題】従来の製造方法では、
ＬＤＤ構造を有するＣＭＯＳの場合、ソース，ドレイン
領域を形成するために、計４回ものパターニングと注入
工程が必要であった。
ＬＤＤ構造を有するＣＭＯＳの場合、ソース，ドレイン
領域を形成するために、計４回ものパターニングと注入
工程が必要であった。
【００１４】また、Ｎ- 型及びＰ- 型のソース，ドレイ
ン領域形成においては、基板に対し垂直にイオン注入を
行った場合、結晶原子と衝突することなく深い位置まで
侵入させることができるが、チャネリング効果が生じる
ためにトランジスタ特性を著しく劣化させる。よって、
基板に対して垂直な面からのずれを注入角度とすると、
注入角度を例えば７°にして、チャネリング防止を行っ
ている。しかし、この注入角度のため、ソース，ドレイ
ン領域が非対称となってしまうシャドウイング効果が現
れ、非対称トランジスタ特性を生じてしまうという問題
点があった。
ン領域形成においては、基板に対し垂直にイオン注入を
行った場合、結晶原子と衝突することなく深い位置まで
侵入させることができるが、チャネリング効果が生じる
ためにトランジスタ特性を著しく劣化させる。よって、
基板に対して垂直な面からのずれを注入角度とすると、
注入角度を例えば７°にして、チャネリング防止を行っ
ている。しかし、この注入角度のため、ソース，ドレイ
ン領域が非対称となってしまうシャドウイング効果が現
れ、非対称トランジスタ特性を生じてしまうという問題
点があった。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、パターニングと注入工程の回数
を減少させ、かつシャドウイング効果の現れない、ＬＤ
Ｄ構造を有するＣＭＯＳ及びその製造方法を提供するこ
とを目的とする。
ためになされたもので、パターニングと注入工程の回数
を減少させ、かつシャドウイング効果の現れない、ＬＤ
Ｄ構造を有するＣＭＯＳ及びその製造方法を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置及びその製造方法は、シリコン基板上に第１導電型ウ
エル領域と及び第２導電型ウエル領域とを形成し、さら
にゲート電極を形成し、前記ゲート電極に前記第１導電
型不純物を含む酸化膜による側壁酸化膜を形成し、前記
第２導電型ウエル領域のみに第１導電型不純物を注入
し、高濃度第１導電型ソース，ドレイン領域を形成し、
前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成し、前記
第１導電型領域上の前記側壁酸化膜を除去した後、前記
第１導電型ウエル領域のソース，ドレイン領域に堆積す
るように、前記第２導電型不純物を含む酸化膜を形成
し、熱処理により前記第１導電型不純物及び前記第２導
電型不純物を含む酸化膜による拡散を行い、低濃度第１
導電型ソース，ドレイン領域及び低濃度第２導電型ソー
ス，ドレイン領域を形成するようにしたものある。
置及びその製造方法は、シリコン基板上に第１導電型ウ
エル領域と及び第２導電型ウエル領域とを形成し、さら
にゲート電極を形成し、前記ゲート電極に前記第１導電
型不純物を含む酸化膜による側壁酸化膜を形成し、前記
第２導電型ウエル領域のみに第１導電型不純物を注入
し、高濃度第１導電型ソース，ドレイン領域を形成し、
前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成し、前記
第１導電型領域上の前記側壁酸化膜を除去した後、前記
第１導電型ウエル領域のソース，ドレイン領域に堆積す
るように、前記第２導電型不純物を含む酸化膜を形成
し、熱処理により前記第１導電型不純物及び前記第２導
電型不純物を含む酸化膜による拡散を行い、低濃度第１
導電型ソース，ドレイン領域及び低濃度第２導電型ソー
ス，ドレイン領域を形成するようにしたものある。
【００１７】またこの発明に係る半導体装置及びその製
造方法は、シリコン基板上に第１導電型ウエル領域と、
第２導電型ウエル領域と、ゲート電極を形成し、前記ゲ
ート電極に前記第１導電型不純物を含む酸化膜による側
壁酸化膜を形成する工程と、前記第２導電型ウエル領域
のみに第１導電型不純物を注入し、高濃度第１導電型ソ
ース，ドレイン領域を形成し、前記第１導電型領域のみ
に第２導電型不純物を注入し、高濃度第２導電型ソー
ス，ドレイン領域を形成し、前記第１導電型領域上の前
記側壁酸化膜を除去した後、前記第１導電型ウエル領域
上のゲート電極に前記第２導電型不純物を含む酸化膜に
よる側壁酸化膜を形成し、熱処理により前記第１導電型
不純物及び前記第２導電型不純物を含む酸化膜による側
壁酸化膜からの拡散を行い、低濃度第１導電型ソース，
ドレイン領域及び低濃度第２導電型ソース，ドレイン領
域を形成するようにしたものである。
造方法は、シリコン基板上に第１導電型ウエル領域と、
第２導電型ウエル領域と、ゲート電極を形成し、前記ゲ
ート電極に前記第１導電型不純物を含む酸化膜による側
壁酸化膜を形成する工程と、前記第２導電型ウエル領域
のみに第１導電型不純物を注入し、高濃度第１導電型ソ
ース，ドレイン領域を形成し、前記第１導電型領域のみ
に第２導電型不純物を注入し、高濃度第２導電型ソー
ス，ドレイン領域を形成し、前記第１導電型領域上の前
記側壁酸化膜を除去した後、前記第１導電型ウエル領域
上のゲート電極に前記第２導電型不純物を含む酸化膜に
よる側壁酸化膜を形成し、熱処理により前記第１導電型
不純物及び前記第２導電型不純物を含む酸化膜による側
壁酸化膜からの拡散を行い、低濃度第１導電型ソース，
ドレイン領域及び低濃度第２導電型ソース，ドレイン領
域を形成するようにしたものである。
【００１８】
【作用】この発明に係る半導体装置及びその製造方法に
おいては、第１導電型ＭＯＳを形成するゲート電極の側
壁酸化膜を第１導電型不純物を含む酸化膜とし、第２導
電型ＭＯＳを形成するソース，ドレイン領域に第２導電
型不純物を含む酸化膜を堆積するようにするか、あるい
は、第１導電型ＭＯＳを形成するゲート電極の側壁酸化
膜を第１導電型不純物を含む酸化膜、第２導電型ＭＯＳ
を形成するゲート電極の側壁酸化膜を第２導電型不純物
を含む酸化膜とするようにし、前記酸化膜からの拡散を
行い、ＬＤＤ構造を有するＣＭＯＳのソース，ドレイン
低濃度不純物領域を各々形成するようにしたので、工程
の大幅な短縮とシャドウイング効果をなくすことができ
る。
おいては、第１導電型ＭＯＳを形成するゲート電極の側
壁酸化膜を第１導電型不純物を含む酸化膜とし、第２導
電型ＭＯＳを形成するソース，ドレイン領域に第２導電
型不純物を含む酸化膜を堆積するようにするか、あるい
は、第１導電型ＭＯＳを形成するゲート電極の側壁酸化
膜を第１導電型不純物を含む酸化膜、第２導電型ＭＯＳ
を形成するゲート電極の側壁酸化膜を第２導電型不純物
を含む酸化膜とするようにし、前記酸化膜からの拡散を
行い、ＬＤＤ構造を有するＣＭＯＳのソース，ドレイン
低濃度不純物領域を各々形成するようにしたので、工程
の大幅な短縮とシャドウイング効果をなくすことができ
る。
【００１９】
【実施例】以下、この発明の一実施例を図について説明
する。図１(a) 〜(g) は、この発明の第１の実施例によ
る半導体装置の製造方法を示す断面図であり、図におい
て、１は一導電型シリコン基板、２はＮウエル領域、３
はＰウエル領域、４はゲート電極、５はフィールド酸化
膜、６はＰＳＧ膜、７はレジスト、８はＮ+ 型のソース
ドレイン領域、９はＰ+ 型のソース，ドレイン領域、１
０はＢＳＧ膜、１２はＮ- 型ソース，ドレイン領域、１
３はＰ- 型ソース，ドレイン領域、１６はシリケートガ
ラス、１７はＣＶＤ酸化膜、６ａはＰＳＧ膜で形成され
たゲート電極の側壁酸化膜、１０ａはＢＳＧ膜で形成さ
れたゲート電極の側壁酸化膜である。
する。図１(a) 〜(g) は、この発明の第１の実施例によ
る半導体装置の製造方法を示す断面図であり、図におい
て、１は一導電型シリコン基板、２はＮウエル領域、３
はＰウエル領域、４はゲート電極、５はフィールド酸化
膜、６はＰＳＧ膜、７はレジスト、８はＮ+ 型のソース
ドレイン領域、９はＰ+ 型のソース，ドレイン領域、１
０はＢＳＧ膜、１２はＮ- 型ソース，ドレイン領域、１
３はＰ- 型ソース，ドレイン領域、１６はシリケートガ
ラス、１７はＣＶＤ酸化膜、６ａはＰＳＧ膜で形成され
たゲート電極の側壁酸化膜、１０ａはＢＳＧ膜で形成さ
れたゲート電極の側壁酸化膜である。
【００２０】次に、この発明の製造フローについて説明
する。まず、従来と同様に、一導電型シリコン基板１上
にＮウエル領域２，Ｐウエル領域３，フィールド酸化膜
５及びゲート電極４を形成する。次に、ＰＳＧ膜６を例
えば２０００〜３０００オングストローム堆積させる
（図１(a))。
する。まず、従来と同様に、一導電型シリコン基板１上
にＮウエル領域２，Ｐウエル領域３，フィールド酸化膜
５及びゲート電極４を形成する。次に、ＰＳＧ膜６を例
えば２０００〜３０００オングストローム堆積させる
（図１(a))。
【００２１】次に、異方性エッチングにより全面エッチ
バックをシリコン面に到達するまで行う。この時、ゲー
ト電極４に側壁酸化膜６ａが形成される（図１(b))。
バックをシリコン面に到達するまで行う。この時、ゲー
ト電極４に側壁酸化膜６ａが形成される（図１(b))。
【００２２】次に、Ｎウエル領域２上にパターニング形
成されたレジストパターン７及び側壁酸化膜６ａを有し
たゲート電極４をマスクにしてＡｓを例えば４０ＫｅＶ
で３〜４Ｅ１５注入する（図１(c))。
成されたレジストパターン７及び側壁酸化膜６ａを有し
たゲート電極４をマスクにしてＡｓを例えば４０ＫｅＶ
で３〜４Ｅ１５注入する（図１(c))。
【００２３】次に、レジスト７除去後、熱処理を例えば
９００℃で行ってＮ+ 型のソース，ドレイン領域８を形
成した後、Ｐウエル領域３上にパターニング形成された
レジストパターン７及び側壁酸化膜６ａを有したゲート
電極４をマスクにして、ＢＦ2 を例えば３０〜４０Ｋｅ
Ｖで４Ｅ１５で注入する（図１(d))。
９００℃で行ってＮ+ 型のソース，ドレイン領域８を形
成した後、Ｐウエル領域３上にパターニング形成された
レジストパターン７及び側壁酸化膜６ａを有したゲート
電極４をマスクにして、ＢＦ2 を例えば３０〜４０Ｋｅ
Ｖで４Ｅ１５で注入する（図１(d))。
【００２４】次に、レジストパターン７はそのままで、
Ｎウエル領域２上の側壁酸化膜６ａをドライエッチによ
り削除する（図１(e))。
Ｎウエル領域２上の側壁酸化膜６ａをドライエッチによ
り削除する（図１(e))。
【００２５】次に、レジスト７除去後、ＢＳＧ膜１０を
例えば４０００オングストローム程度堆積させる（図１
(f))。
例えば４０００オングストローム程度堆積させる（図１
(f))。
【００２６】次に、シリケートガラス膜１６を例えば４
０００オングストローム程度堆積させた後、リフローを
例えば９００℃で行い、ＢＳＧ膜１０、シリケートガラ
ス膜１６の平坦化を行うと同時に、Ｐ+ 型のソース，ド
レイン領域９の形成及びＰＳＧ膜で形成されたサイドウ
ォール６ａからの拡散によるＮ- 型のソース，ドレイン
領域１２の形成及びＢＳＧ膜１０からの拡散によるＰ-
型のソース，ドレイン領域１３の形成を行い、次に、Ｃ
ＶＤ酸化膜１７を堆積させ層間絶縁膜を完成させる（図
１(g))。
０００オングストローム程度堆積させた後、リフローを
例えば９００℃で行い、ＢＳＧ膜１０、シリケートガラ
ス膜１６の平坦化を行うと同時に、Ｐ+ 型のソース，ド
レイン領域９の形成及びＰＳＧ膜で形成されたサイドウ
ォール６ａからの拡散によるＮ- 型のソース，ドレイン
領域１２の形成及びＢＳＧ膜１０からの拡散によるＰ-
型のソース，ドレイン領域１３の形成を行い、次に、Ｃ
ＶＤ酸化膜１７を堆積させ層間絶縁膜を完成させる（図
１(g))。
【００２７】このように本実施例によれば、パターニン
グとイオン注入工程は計２回に短縮することができ、か
つシャドウイング効果が現れない。また、ＢＳＧ膜をそ
のまま層間絶縁膜に使用しているので、さらに製造工程
を短縮できる。
グとイオン注入工程は計２回に短縮することができ、か
つシャドウイング効果が現れない。また、ＢＳＧ膜をそ
のまま層間絶縁膜に使用しているので、さらに製造工程
を短縮できる。
【００２８】なお、上記実施例では、ＰＳＧ膜６の側壁
酸化膜を先に形成しているが、ＢＳＧ膜１０の側壁酸化
膜を先に形成し、ＰＳＧ膜６を層間絶縁膜としてもよ
い。
酸化膜を先に形成しているが、ＢＳＧ膜１０の側壁酸化
膜を先に形成し、ＰＳＧ膜６を層間絶縁膜としてもよ
い。
【００２９】図１(h) 、(i) はこの発明の第2 の実施例
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【００３０】上記第１の実施例と同様に、図１(f) まで
形成する。次に、全面エッチバックをシリコン面に到達
するまで行い、ＢＳＧ膜で形成された側壁酸化膜１０ａ
を形成する（図１(h))。
形成する。次に、全面エッチバックをシリコン面に到達
するまで行い、ＢＳＧ膜で形成された側壁酸化膜１０ａ
を形成する（図１(h))。
【００３１】次に、ＣＶＤ酸化膜１５、シリケートガラ
ス１６を順に堆積し、熱処理を例えば９００℃で行って
シリケートガラスの平坦化を行うとともに、Ｐ+ 型のソ
ース，ドレイン領域９の形成及びＰＳＧ膜で形成された
側壁酸化膜６ａからの拡散によるＮ- 型のソース，ドレ
イン領域１２の形成及びＢＳＧ膜で形成された側壁酸化
膜１０ａからの拡散によるＰ- 型のソース，ドレイン領
域１３の形成が同時に行われ、次に、ＣＶＤ酸化膜１７
を堆積させ、層間絶縁膜を完成させる（図１(i))。
ス１６を順に堆積し、熱処理を例えば９００℃で行って
シリケートガラスの平坦化を行うとともに、Ｐ+ 型のソ
ース，ドレイン領域９の形成及びＰＳＧ膜で形成された
側壁酸化膜６ａからの拡散によるＮ- 型のソース，ドレ
イン領域１２の形成及びＢＳＧ膜で形成された側壁酸化
膜１０ａからの拡散によるＰ- 型のソース，ドレイン領
域１３の形成が同時に行われ、次に、ＣＶＤ酸化膜１７
を堆積させ、層間絶縁膜を完成させる（図１(i))。
【００３２】このように本実施例によれば、パターニン
グとイオン注入工程は計２回に短縮することができ、か
つシャドウイング効果が現れない。また、ＰＭＯＳ、Ｎ
ＭＯＳのどちらにもゲート電極に側壁酸化膜を形成する
ことによって、層間絶縁膜のカバレッジを良くすること
ができる。
グとイオン注入工程は計２回に短縮することができ、か
つシャドウイング効果が現れない。また、ＰＭＯＳ、Ｎ
ＭＯＳのどちらにもゲート電極に側壁酸化膜を形成する
ことによって、層間絶縁膜のカバレッジを良くすること
ができる。
【００３３】なお、上記実施例では、ＰＳＧ膜６の側壁
酸化膜を先に形成しているが、ＢＳＧ膜１０の側壁酸化
膜を先に形成してよい。
酸化膜を先に形成しているが、ＢＳＧ膜１０の側壁酸化
膜を先に形成してよい。
【００３４】また、上記第１、第２の実施例において
は、ＰＳＧ膜及びＢＳＧ膜を使用しているが、Ｎ型及び
Ｐ型のドープド酸化膜をそれぞれに使用しても同様の効
果を奏する。
は、ＰＳＧ膜及びＢＳＧ膜を使用しているが、Ｎ型及び
Ｐ型のドープド酸化膜をそれぞれに使用しても同様の効
果を奏する。
【００３５】
【発明の効果】以上のように、本発明に係る、ＬＤＤ構
造を有するＣＭＯＳ半導体装置及びその製造方法におい
ては、第１導電型ＭＯＳを形成するゲート電極の側壁酸
化膜を第１導電型不純物を含む酸化膜とし、第２導電型
ＭＯＳを形成するソース，ドレイン領域に第２導電型不
純物を含む酸化膜を堆積するようにするか、あるいは、
第１導電型ＭＯＳを形成するゲート電極の側壁酸化膜を
第１導電型不純物を含む酸化膜、第２導電型ＭＯＳを形
成するゲート電極の側壁酸化膜を第２導電型不純物を含
む酸化膜とするようにし、前記酸化膜からの拡散を行
い、ＬＤＤ構造を有するＣＭＯＳのソース，ドレイン低
濃度不純物領域を各々形成するようにしたので、パター
ニングとイオン注入工程を計２回に短縮することがで
き、かつシャドウイング効果をなくすことができるとい
う効果がある。
造を有するＣＭＯＳ半導体装置及びその製造方法におい
ては、第１導電型ＭＯＳを形成するゲート電極の側壁酸
化膜を第１導電型不純物を含む酸化膜とし、第２導電型
ＭＯＳを形成するソース，ドレイン領域に第２導電型不
純物を含む酸化膜を堆積するようにするか、あるいは、
第１導電型ＭＯＳを形成するゲート電極の側壁酸化膜を
第１導電型不純物を含む酸化膜、第２導電型ＭＯＳを形
成するゲート電極の側壁酸化膜を第２導電型不純物を含
む酸化膜とするようにし、前記酸化膜からの拡散を行
い、ＬＤＤ構造を有するＣＭＯＳのソース，ドレイン低
濃度不純物領域を各々形成するようにしたので、パター
ニングとイオン注入工程を計２回に短縮することがで
き、かつシャドウイング効果をなくすことができるとい
う効果がある。
【図１】この発明の第１、第２の実施例による半導体装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１ 一導電型シリコン基板 ２ Ｎウエル領域 ３ Ｐウエル領域 ４ ゲート電極 ５ フィールド酸化膜 ６ ＰＳＧ膜 ７ レジスト ８ Ｎ+ 型のソースドレイン領域 ９ Ｐ+ 型のソースドレイン領域 １０ ＢＳＧ膜 １２ Ｎ- 型のソースドレイン領域 １３ Ｐ- 型のソースドレイン領域 １４ ＣＶＤ酸化膜 １５ ＣＶＤ酸化膜 １６ シリケートガラス １７ ＣＶＤ酸化膜 ６ａ ＰＳＧ膜で形成されたゲート電極の側壁酸化膜 １０ａ ＢＳＧ膜で形成されたゲート電極の側壁酸化膜 １４ａ ＣＶＤ酸化膜で形成されたゲート電極の側壁酸
化膜
化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次に、レジスト除去後、ＣＶＤ酸化膜１４
を例えば２０００オングストローム程度堆積させる（図
２(d))。
を例えば２０００オングストローム程度堆積させる（図
２(d))。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】次にＮウエル領域２上にパターニング形成
されたレジストパターン７、及びＰウエル領域３上の側
壁酸化膜１４ａを有したゲート電極４をマスクにしてＡ
ｓを、例えば４０ＫｅＶで４Ｅ１５注入する（図２
(f))。
されたレジストパターン７、及びＰウエル領域３上の側
壁酸化膜１４ａを有したゲート電極４をマスクにしてＡ
ｓを、例えば４０ＫｅＶで４Ｅ１５注入する（図２
(f))。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】次にレジスト除去後、熱処理を例えば９０
０℃で行って、Ｎ+ 型のソース，ドレイン領域８，Ｎ-
型のソース，ドレイン領域１２，Ｐ- 型のソース，ドレ
イン領域１３を形成した後、Ｐウエル領域３上にパター
ニング形成されたレジストパターン７、及びＮウエル領
域２上の側壁酸化膜１４ａを有したゲート電極４をマス
クにしてＢＦ2 を例えば４０ＫｅＶで４Ｅ１５注入する
（図２(g))。
０℃で行って、Ｎ+ 型のソース，ドレイン領域８，Ｎ-
型のソース，ドレイン領域１２，Ｐ- 型のソース，ドレ
イン領域１３を形成した後、Ｐウエル領域３上にパター
ニング形成されたレジストパターン７、及びＮウエル領
域２上の側壁酸化膜１４ａを有したゲート電極４をマス
クにしてＢＦ2 を例えば４０ＫｅＶで４Ｅ１５注入する
（図２(g))。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、Ｎ- 型及びＰ- 型のソース，ドレイ
ン領域形成においては、基板に対し垂直にイオン注入を
行った場合、結晶原子と衝突することなく深い位置まで
侵入し、チャネリング効果が生じるためにトランジスタ
特性を著しく劣化させる。よって、基板に対して垂直な
面からのずれを注入角度とすると、注入角度を例えば７
°にして、チャネリング防止を行っている。しかし、こ
の注入角度のため、ソース，ドレイン領域が非対称とな
ってしまうシャドウイング効果が現れ、非対称なトラン
ジスタ特性を生じてしまうという問題点があった。
ン領域形成においては、基板に対し垂直にイオン注入を
行った場合、結晶原子と衝突することなく深い位置まで
侵入し、チャネリング効果が生じるためにトランジスタ
特性を著しく劣化させる。よって、基板に対して垂直な
面からのずれを注入角度とすると、注入角度を例えば７
°にして、チャネリング防止を行っている。しかし、こ
の注入角度のため、ソース，ドレイン領域が非対称とな
ってしまうシャドウイング効果が現れ、非対称なトラン
ジスタ特性を生じてしまうという問題点があった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置及びその製造方法は、シリコン基板上に第１導電型ウ
エル領域と及び第２導電型ウエル領域とを形成し、さら
にゲート電極を形成し、前記ゲート電極に前記第１導電
型不純物を含む酸化膜による側壁酸化膜を形成し、前記
第２導電型ウエル領域のみに第１導電型不純物を注入
し、高濃度第１導電型ソース，ドレイン領域を形成し、
前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成し、前記
第１導電型領域上の前記側壁酸化膜を除去した後、前記
第１導電型ウエル領域のソース，ドレイン領域に堆積す
るように、前記第２導電型不純物を含む酸化膜を形成
し、熱処理により前記第１導電型不純物及び前記第２導
電型不純物を含む酸化膜からの拡散を行い、低濃度第１
導電型ソース，ドレイン領域及び低濃度第２導電型ソー
ス，ドレイン領域を形成するようにしたものある。
置及びその製造方法は、シリコン基板上に第１導電型ウ
エル領域と及び第２導電型ウエル領域とを形成し、さら
にゲート電極を形成し、前記ゲート電極に前記第１導電
型不純物を含む酸化膜による側壁酸化膜を形成し、前記
第２導電型ウエル領域のみに第１導電型不純物を注入
し、高濃度第１導電型ソース，ドレイン領域を形成し、
前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成し、前記
第１導電型領域上の前記側壁酸化膜を除去した後、前記
第１導電型ウエル領域のソース，ドレイン領域に堆積す
るように、前記第２導電型不純物を含む酸化膜を形成
し、熱処理により前記第１導電型不純物及び前記第２導
電型不純物を含む酸化膜からの拡散を行い、低濃度第１
導電型ソース，ドレイン領域及び低濃度第２導電型ソー
ス，ドレイン領域を形成するようにしたものある。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (4)
- 【請求項１】 ＬＤＤ構造を有するＣＭＯＳ半導体装置
において、 第１導電型不純物を含む、第１導電型ＭＯＳを形成する
ゲート電極の側壁酸化膜と、 上記第１導電型不純物を含む酸化膜からの拡散により形
成されたソース，ドレイン低濃度不純物領域と、 第２導電型ＭＯＳを形成するソース，ドレイン領域に堆
積されてなる第２導電型不純物を含む酸化膜と、 上記第２導電型不純物を含む酸化膜からの拡散により形
成されたソース，ドレイン低濃度不純物領域とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 ＬＤＤ構造を有するＣＭＯＳ半導体装置
において、 第１導電型不純物を含む、第１導電型ＭＯＳを形成する
ゲート電極の側壁酸化膜と、 第２導電型不純物を含む、第２導電型ＭＯＳを形成する
ゲート電極の側壁酸化膜と、 上記第１導電型不純物を含む酸化膜及び第２導電型不純
物を含む酸化膜からの拡散により各々形成されたソー
ス，ドレイン低濃度不純物領域とを備えたことを特徴と
する半導体装置。 - 【請求項３】 シリコン基板上に第１導電型ウエル領
域、及び第２導電型ウエル領域を形成し、さらにゲート
電極を形成する工程と、 前記ゲート電極に前記第１導電型不純物を含む酸化膜に
よる側壁酸化膜を形成する工程と、 前記第２導電型ウエル領域のみに第１導電型不純物を注
入し、高濃度第１導電型ソース，ドレイン領域を形成す
る工程と、 前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成する工程
と、 前記第１導電型領域上の前記側壁酸化膜を除去する工程
と、 前記第１導電型ウエル領域のソース，ドレイン領域に堆
積するように、前記第２導電型不純物を含む酸化膜を形
成する工程と、 熱処理により前記第１導電型不純物及び前記第２導電型
不純物を含む酸化膜による拡散を行い、低濃度第１導電
型ソース，ドレイン領域及び低濃度第２導電型ソース，
ドレイン領域を各々形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項４】 シリコン基板上に第１導電型ウエル領域
と及び第２導電型ウエル領域とを形成し、さらにゲート
電極を形成する工程と、 前記ゲート電極に前記第１導電型不純物を含む酸化膜に
よる側壁酸化膜を形成する工程と、 前記第２導電型ウエル領域のみに第１導電型不純物を注
入し、高濃度第１導電型ソース，ドレイン領域を形成す
る工程と、 前記第１導電型領域のみに第２導電型不純物を注入し、
高濃度第２導電型ソース，ドレイン領域を形成する工程
と、 前記第１導電型領域上の前記側壁酸化膜を除去する工程
と、 前記第１導電型ウエル領域上のゲート電極に前記第２導
電型不純物を含む酸化膜による側壁酸化膜を形成する工
程と、 熱処理により前記第１導電型不純物及び前記第２導電型
不純物を含む酸化膜による側壁酸化膜からの拡散を行
い、低濃度第１導電型ソース，ドレイン領域及び低濃度
第２導電型ソース，ドレイン領域を各々形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342302A JPH05175443A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342302A JPH05175443A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175443A true JPH05175443A (ja) | 1993-07-13 |
Family
ID=18352679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342302A Pending JPH05175443A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234700B1 (ko) * | 1996-11-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
| US6506653B1 (en) * | 2000-03-13 | 2003-01-14 | International Business Machines Corporation | Method using disposable and permanent films for diffusion and implant doping |
-
1991
- 1991-11-29 JP JP3342302A patent/JPH05175443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234700B1 (ko) * | 1996-11-27 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
| US6506653B1 (en) * | 2000-03-13 | 2003-01-14 | International Business Machines Corporation | Method using disposable and permanent films for diffusion and implant doping |
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