JPH05121447A - 砒化ガリウム電界効果トランジスタ - Google Patents
砒化ガリウム電界効果トランジスタInfo
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- JPH05121447A JPH05121447A JP30654591A JP30654591A JPH05121447A JP H05121447 A JPH05121447 A JP H05121447A JP 30654591 A JP30654591 A JP 30654591A JP 30654591 A JP30654591 A JP 30654591A JP H05121447 A JPH05121447 A JP H05121447A
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- gate
- film
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Abstract
(57)【要約】
【目的】 ＧａＡｓショットキゲート型電界効果トラン
ジスタにおけるドレイン電流の狭窄やゲートリーク電流
を低減し、ソース抵抗を低減する。 【構成】 ＧａＡｓショットキゲート型電界効果トラン
ジスタのゲート電極３０のドレイン側の側壁に、ホール
トラップと電子トラップの密度が均衡したｉ型絶縁膜１
を所要の幅寸法以下で設け、一方ゲート電極３０のソー
ス側にホールトラップが過剰なｎ型絶縁膜２を設ける。
ディープデプリーション状態にある表面空乏層がゲート
側壁のｉ型絶縁膜２の直下のｎ型動作層５０の表面とド
レイン電極３２側のゲート電極端部にしか局在して生ぜ
ず、ドレイン電流の狭窄やゲートリーク電流が共に小さ
く、ソース抵抗が低減できる。
ジスタにおけるドレイン電流の狭窄やゲートリーク電流
を低減し、ソース抵抗を低減する。 【構成】 ＧａＡｓショットキゲート型電界効果トラン
ジスタのゲート電極３０のドレイン側の側壁に、ホール
トラップと電子トラップの密度が均衡したｉ型絶縁膜１
を所要の幅寸法以下で設け、一方ゲート電極３０のソー
ス側にホールトラップが過剰なｎ型絶縁膜２を設ける。
ディープデプリーション状態にある表面空乏層がゲート
側壁のｉ型絶縁膜２の直下のｎ型動作層５０の表面とド
レイン電極３２側のゲート電極端部にしか局在して生ぜ
ず、ドレイン電流の狭窄やゲートリーク電流が共に小さ
く、ソース抵抗が低減できる。
Description
【０００１】
【産業上の利用分野】本発明は砒化ガリウムを用いたシ
ョットキー障壁形電界効果トランジスタに関し、特にパ
ッシベーション膜を改善した電界効果トランジスタに関
する。
ョットキー障壁形電界効果トランジスタに関し、特にパ
ッシベーション膜を改善した電界効果トランジスタに関
する。
【０００２】
【従来の技術】砒化ガリウムショットキ障壁形電界効果
トランジスタ（以下、ＭＥＳＦＥＴと称する）は図４
（ａ）に示すように半絶縁性ＧａＡｓ基板６０の一表面
側に電子濃度２×1017cm-3のｎ型ＧａＡｓ動作層５０を
有し、、この上にショットキーゲート電極３０を有する
とともに、その両側にソース電極３１，ドレイン電極３
２を有している。そして、ソース電極３１とドレイン電
極３２の間にＳｉＯ2 ，ＳｉＮ4 ，ＡｌＮ等のパッシベ
ーション膜２を設けている。
トランジスタ（以下、ＭＥＳＦＥＴと称する）は図４
（ａ）に示すように半絶縁性ＧａＡｓ基板６０の一表面
側に電子濃度２×1017cm-3のｎ型ＧａＡｓ動作層５０を
有し、、この上にショットキーゲート電極３０を有する
とともに、その両側にソース電極３１，ドレイン電極３
２を有している。そして、ソース電極３１とドレイン電
極３２の間にＳｉＯ2 ，ＳｉＮ4 ，ＡｌＮ等のパッシベ
ーション膜２を設けている。
【０００３】このようなＭＥＳＦＥＴは、ソース電極３
１を接地電位としドレイン電極３２に最大10Ｖ程度の正
バイアスを印加し、ゲート電極３０には数Ｖ程度の負バ
イアスを印加して動作させる。最も一般的に利用される
ノーマルオン型のＦＥＴでは、小さなゲートバイアスの
印加時にはショットキゲート電極直下のｎ型ＧａＡｓ動
作層に形成されるショットキ空乏層２１の幅は小さく、
ソース電極とドレイン電極間にはいわゆるドレイン電流
が流れる。一方、大きなゲートバイアスを印加するとゲ
ート電極直下の空乏層２１はドレイン電極側に引っぱら
れながらも半絶縁性基板６０側に伸びてｎ型ＧａＡｓ動
作層５０を遮断し、ドレイン電流をほぼ零にする。この
ようにＭＥＳＦＥＴはゲート電極の印加電圧を変えて、
ドレイン電流を制御させて動作させている。
１を接地電位としドレイン電極３２に最大10Ｖ程度の正
バイアスを印加し、ゲート電極３０には数Ｖ程度の負バ
イアスを印加して動作させる。最も一般的に利用される
ノーマルオン型のＦＥＴでは、小さなゲートバイアスの
印加時にはショットキゲート電極直下のｎ型ＧａＡｓ動
作層に形成されるショットキ空乏層２１の幅は小さく、
ソース電極とドレイン電極間にはいわゆるドレイン電流
が流れる。一方、大きなゲートバイアスを印加するとゲ
ート電極直下の空乏層２１はドレイン電極側に引っぱら
れながらも半絶縁性基板６０側に伸びてｎ型ＧａＡｓ動
作層５０を遮断し、ドレイン電流をほぼ零にする。この
ようにＭＥＳＦＥＴはゲート電極の印加電圧を変えて、
ドレイン電流を制御させて動作させている。
【０００４】
【発明が解決しようとする課題】ところで、この種のＭ
ＥＳＦＥＴはコンタミネーションから素子表面を保護
し、素子特性が劣化するのを防止するために、ｎ型Ｇａ
Ａｓ動作層５０表面をＳｉＯ2 膜等のパッシベーション
膜で被覆している。この場合、ＧａＡｓなどの化合物半
導体の構成元素にはＡｓ，Ｐ，Ｓｂといったような高蒸
気圧の元素を含んでいるため、化合物半導体表面を熱酸
化したり熱窒化したりして形成した酸化膜や窒化膜で覆
うことができない。したがって、通常はＳｉ系の絶縁膜
やＡｌＮなどを構成元素が蒸発しない程度のＣＶＤ（Ch
emical Vapour Deposition）法で半導体表面に成長させ
ている。
ＥＳＦＥＴはコンタミネーションから素子表面を保護
し、素子特性が劣化するのを防止するために、ｎ型Ｇａ
Ａｓ動作層５０表面をＳｉＯ2 膜等のパッシベーション
膜で被覆している。この場合、ＧａＡｓなどの化合物半
導体の構成元素にはＡｓ，Ｐ，Ｓｂといったような高蒸
気圧の元素を含んでいるため、化合物半導体表面を熱酸
化したり熱窒化したりして形成した酸化膜や窒化膜で覆
うことができない。したがって、通常はＳｉ系の絶縁膜
やＡｌＮなどを構成元素が蒸発しない程度のＣＶＤ（Ch
emical Vapour Deposition）法で半導体表面に成長させ
ている。
【０００５】しかしながら、このような膜は半導体表面
を保護する役割を果たすものの、半導体の構成元素とは
異種の材料の表面を覆っていることになるので、半導体
表面に表面電荷を発生させてしまう。この様な表面電荷
は表面準位と称されるが、その表面準位の密度は良く制
御したプロセスを使っても1012〜1014cm-2・ｅｖ-1は存
在してしまう。
を保護する役割を果たすものの、半導体の構成元素とは
異種の材料の表面を覆っていることになるので、半導体
表面に表面電荷を発生させてしまう。この様な表面電荷
は表面準位と称されるが、その表面準位の密度は良く制
御したプロセスを使っても1012〜1014cm-2・ｅｖ-1は存
在してしまう。
【０００６】このような表面準位の例をＳｉＯ2 膜／ｎ
型ＧａＡｓ界面近傍のエネルギバンド図を用いて図５に
示す。ＳｉＯ2 膜表面の電極に印加される電圧値が０Ｖ
や正のときは、同図（ａ）に示すようにｎ型ＧａＡｓ表
面のエネルギバンドの曲がりは小さく、したがって空乏
層２２の幅２３も小さい。このときエネルギギャップの
中間に表面準位２５が存在していると、この表面準位の
エネルギは半導体のフェルミ準位のエネルギ２４より小
さいので電子２６で埋められている。
型ＧａＡｓ界面近傍のエネルギバンド図を用いて図５に
示す。ＳｉＯ2 膜表面の電極に印加される電圧値が０Ｖ
や正のときは、同図（ａ）に示すようにｎ型ＧａＡｓ表
面のエネルギバンドの曲がりは小さく、したがって空乏
層２２の幅２３も小さい。このときエネルギギャップの
中間に表面準位２５が存在していると、この表面準位の
エネルギは半導体のフェルミ準位のエネルギ２４より小
さいので電子２６で埋められている。
【０００７】次に負の電圧を印加していくと、エネルギ
ーバンドの曲がりはさらに大きくなり、空乏層の幅２３
は拡大し、同図（ｂ）に示すように表面準位のエネルギ
はフェルミ準位２４より大きくなる。このとき表面準位
を埋めていた電子２６は熱的に放出されて伝導帯２７に
入り込み空乏層の外側に追いやられる。そして、この表
面準位の電子が放出される速度は極めて遅いのが特徴で
ある。したがって表面準位の放出速度より速く印加電圧
が変化すると、電子は放出されずに表面準位に捕獲され
放しになる。表面準位に電子が捕獲され放しになると捕
獲した電子と同数の電子を空乏領域から追い出さなけれ
ばならないのでディープデプリーション（deep depleti
on）と称される現象、すなわち、空乏層が大きく拡がる
現象を生じてしまう。
ーバンドの曲がりはさらに大きくなり、空乏層の幅２３
は拡大し、同図（ｂ）に示すように表面準位のエネルギ
はフェルミ準位２４より大きくなる。このとき表面準位
を埋めていた電子２６は熱的に放出されて伝導帯２７に
入り込み空乏層の外側に追いやられる。そして、この表
面準位の電子が放出される速度は極めて遅いのが特徴で
ある。したがって表面準位の放出速度より速く印加電圧
が変化すると、電子は放出されずに表面準位に捕獲され
放しになる。表面準位に電子が捕獲され放しになると捕
獲した電子と同数の電子を空乏領域から追い出さなけれ
ばならないのでディープデプリーション（deep depleti
on）と称される現象、すなわち、空乏層が大きく拡がる
現象を生じてしまう。
【０００８】ＭＥＳＦＥＴにおいては、ソース・ゲート
間或いはゲート・ドレイン間のパッシベーション膜に負
の大きな値の電圧、例えばＳｉＯ2 膜で−５〜−９Ｖ，
Ｓｉ3 Ｎ4 膜で−３〜−５Ｖほど印加されると、前記の
ようなディープデプリーションが生じる。
間或いはゲート・ドレイン間のパッシベーション膜に負
の大きな値の電圧、例えばＳｉＯ2 膜で−５〜−９Ｖ，
Ｓｉ3 Ｎ4 膜で−３〜−５Ｖほど印加されると、前記の
ようなディープデプリーションが生じる。
【０００９】ＭＥＳＦＥＴのゲート電極直下のｎ型動作
層表面に生じるショットキーの空乏層は、ゲート電極に
印加される電圧に応じてその幅を制御される。一方、パ
ッシベーション膜直下に生じる表面空乏層は上述したよ
うにディープデプリーションを生じゲート電極の印加電
圧に独立に広がり放しになってしまう。すると、ＭＥＳ
ＦＥＴのゲート電極に小さな電圧を印加して、ショット
キーの空乏層幅を小さくさせ、ドレイン電流を流そうと
してもゲート電極の両側のｎ型動作層にはディープデプ
リーションの為に広がり放しになっている表面空乏層が
常に存在しているのでドレイン電流は空乏層で狭窄され
てしまい余り流れなくなってしまう。
層表面に生じるショットキーの空乏層は、ゲート電極に
印加される電圧に応じてその幅を制御される。一方、パ
ッシベーション膜直下に生じる表面空乏層は上述したよ
うにディープデプリーションを生じゲート電極の印加電
圧に独立に広がり放しになってしまう。すると、ＭＥＳ
ＦＥＴのゲート電極に小さな電圧を印加して、ショット
キーの空乏層幅を小さくさせ、ドレイン電流を流そうと
してもゲート電極の両側のｎ型動作層にはディープデプ
リーションの為に広がり放しになっている表面空乏層が
常に存在しているのでドレイン電流は空乏層で狭窄され
てしまい余り流れなくなってしまう。
【００１０】したがってゲート電圧をいくら変化させて
もドレイン電流は大きくは変化しないので相互コンダク
タンスｇm が小さくなりＭＥＳＦＥＴとしての出力は低
いものになってしまう。またゲート・ソース間のディー
プデプリーションの為にソース抵抗Ｒｓが大きくなりＭ
ＥＳＦＥＴの出力を制限してしまっていた。
もドレイン電流は大きくは変化しないので相互コンダク
タンスｇm が小さくなりＭＥＳＦＥＴとしての出力は低
いものになってしまう。またゲート・ソース間のディー
プデプリーションの為にソース抵抗Ｒｓが大きくなりＭ
ＥＳＦＥＴの出力を制限してしまっていた。
【００１１】そこで、図４（ｂ）に示すように、パッシ
ベーション膜１としてＳｉＯ2 膜の代わりにＳｉ3 Ｎ4
膜を被着したものが提案されている。Ｓｉ3 Ｎ4 膜は主
にプラズマＣＶＤ法で形成されており、膜中に平衡状態
でもＮ3 Ｓｉ- なる過剰のホールトラップを1020cm-3ほ
ど含んでいる（神垣ら，応用物理，59，797 （199
0））。この為、膜の電気絶縁耐圧は上述のＳｉＯ2 膜
の約半分でしかない。一方、Ｓｉ3 Ｎ4 膜はＳｉＯ2 膜
の場合ほどディープデプリーションを生じないので表面
空乏層の影響は比較的に小さく、したがってｇm も大き
いという特色がある。
ベーション膜１としてＳｉＯ2 膜の代わりにＳｉ3 Ｎ4
膜を被着したものが提案されている。Ｓｉ3 Ｎ4 膜は主
にプラズマＣＶＤ法で形成されており、膜中に平衡状態
でもＮ3 Ｓｉ- なる過剰のホールトラップを1020cm-3ほ
ど含んでいる（神垣ら，応用物理，59，797 （199
0））。この為、膜の電気絶縁耐圧は上述のＳｉＯ2 膜
の約半分でしかない。一方、Ｓｉ3 Ｎ4 膜はＳｉＯ2 膜
の場合ほどディープデプリーションを生じないので表面
空乏層の影響は比較的に小さく、したがってｇm も大き
いという特色がある。
【００１２】このため、Ｓｉ3 Ｎ4 膜を用いたパッシベ
ーションはドレイン側のゲート電極端に電界の集中を生
じ易く、一方、膜の絶縁耐圧が低いのでゲートのリーク
電流が大きくなるという問題があり、電圧の振幅をでき
るだけ大きくして高出力を得る為の高出力用のＭＥＳＦ
ＥＴには不適当であった。
ーションはドレイン側のゲート電極端に電界の集中を生
じ易く、一方、膜の絶縁耐圧が低いのでゲートのリーク
電流が大きくなるという問題があり、電圧の振幅をでき
るだけ大きくして高出力を得る為の高出力用のＭＥＳＦ
ＥＴには不適当であった。
【００１３】そこで、図４（ｃ）に示すように、ゲート
電極３０のソース側とドレイン側の側壁に絶縁耐圧の大
きなＳｉＯ2 膜２を被着し、他のｎ型ＧａＡｓ層表面に
Ｓｉ3 Ｎ 4膜１を被着したものも提案されている。これ
により、低耐圧が原因したリーク電流の増大という問題
は解決されるが、出力の向上、特に出力／入力で表現さ
れる効率はまだ低いままであった。この原因はゲート・
ソース電極間のソース抵抗Ｒｓが大きい為と考えられて
いる。このようにソース抵抗Ｒｓが大きいために素子の
出力の効率が低いという問題が生じる。本発明の目的
は、ソース抵抗を低減したＭＥＳＦＥＴを提供すること
にある。
電極３０のソース側とドレイン側の側壁に絶縁耐圧の大
きなＳｉＯ2 膜２を被着し、他のｎ型ＧａＡｓ層表面に
Ｓｉ3 Ｎ 4膜１を被着したものも提案されている。これ
により、低耐圧が原因したリーク電流の増大という問題
は解決されるが、出力の向上、特に出力／入力で表現さ
れる効率はまだ低いままであった。この原因はゲート・
ソース電極間のソース抵抗Ｒｓが大きい為と考えられて
いる。このようにソース抵抗Ｒｓが大きいために素子の
出力の効率が低いという問題が生じる。本発明の目的
は、ソース抵抗を低減したＭＥＳＦＥＴを提供すること
にある。
【００１４】
【課題を解決するための手段】本発明のＭＥＳＦＥＴ
は、ドレイン電極側のゲート電極側壁に定常状態で電気
的に中性なｉ型絶縁膜を、（ゲート・ドレイン電極間の
最大印加電圧）／（ｉ型絶縁膜の電気絶縁耐圧）できま
る寸法以上の幅に設け、かつこのｉ型絶縁膜とドレイン
電極との間にｎ型絶縁膜を設け、更にソース電極側のゲ
ート電極側面に接するように定常状態で過剰のホールト
ラップを含むｎ型絶縁膜を設けている。又、ドレイン電
極側に設けたｎ型絶縁膜とドレイン電極との間、及び／
又はソース電極側に設けたｎ型絶縁膜とソース電極との
間にｉ型絶縁膜を設けてもよい。
は、ドレイン電極側のゲート電極側壁に定常状態で電気
的に中性なｉ型絶縁膜を、（ゲート・ドレイン電極間の
最大印加電圧）／（ｉ型絶縁膜の電気絶縁耐圧）できま
る寸法以上の幅に設け、かつこのｉ型絶縁膜とドレイン
電極との間にｎ型絶縁膜を設け、更にソース電極側のゲ
ート電極側面に接するように定常状態で過剰のホールト
ラップを含むｎ型絶縁膜を設けている。又、ドレイン電
極側に設けたｎ型絶縁膜とドレイン電極との間、及び／
又はソース電極側に設けたｎ型絶縁膜とソース電極との
間にｉ型絶縁膜を設けてもよい。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＧａＡｓＭＥＳＦＥＴの第１実施例
をその製造工程順に示す断面図である。先ず、同図
（ａ）のように、半絶縁性ＧａＡｓ基板の一表面に設け
た電子濃度２×1017cm-3のｎ型動作層５０表面にＡｌの
ゲート電極３０を形成し、その上にＳｉ3 Ｎ4 膜１を被
着する。次に、同図（ｂ）のように、通常のリソグラフ
ィ法を用いてゲート電極３０のドレイン電極側（図で右
側）のＳｉ3 Ｎ4 膜１を幅で約 0.3μｍだけ除去して溝
を形成する。この幅は、（ゲート・ドレイン電極間の最
大印加電圧）／（ｉ型絶縁膜の電気絶縁耐圧）できまる
寸法以上の幅とされる。
る。図１は本発明のＧａＡｓＭＥＳＦＥＴの第１実施例
をその製造工程順に示す断面図である。先ず、同図
（ａ）のように、半絶縁性ＧａＡｓ基板の一表面に設け
た電子濃度２×1017cm-3のｎ型動作層５０表面にＡｌの
ゲート電極３０を形成し、その上にＳｉ3 Ｎ4 膜１を被
着する。次に、同図（ｂ）のように、通常のリソグラフ
ィ法を用いてゲート電極３０のドレイン電極側（図で右
側）のＳｉ3 Ｎ4 膜１を幅で約 0.3μｍだけ除去して溝
を形成する。この幅は、（ゲート・ドレイン電極間の最
大印加電圧）／（ｉ型絶縁膜の電気絶縁耐圧）できまる
寸法以上の幅とされる。
【００１６】次に、同図（ｃ）のように、ＳｉＯ2 膜２
を全面に被着する。しかる後、同図（ｄ）のように、Ｓ
ｉＯ2 膜２を選択的に除去し、前記溝内にのみＳｉＯ2
膜２を残す。しかる上で、同図（ｅ）のようにゲート電
極３０の両側における所要箇所のＳｉ3 Ｎ4 膜１を除去
し、ここにソース電極３１とドレイン電極３２を形成
し、ＭＥＳＦＥＴが得られる。
を全面に被着する。しかる後、同図（ｄ）のように、Ｓ
ｉＯ2 膜２を選択的に除去し、前記溝内にのみＳｉＯ2
膜２を残す。しかる上で、同図（ｅ）のようにゲート電
極３０の両側における所要箇所のＳｉ3 Ｎ4 膜１を除去
し、ここにソース電極３１とドレイン電極３２を形成
し、ＭＥＳＦＥＴが得られる。
【００１７】このように形成されたＭＥＳＦＥＴでは、
ゲート電極３０のドレイン電極３２側に設けたＳｉＯ2
膜２は電子トラップとホールトラップとをほぼ同数を含
んでいることが種々の実験・評価から分かった。したが
って、ＳｉＯ2 膜が高耐圧であるのは電気的に中性なｉ
型絶縁膜である為であることが理解できる。又、このＳ
ｉＯ2 膜２とドレイン電極３２との間、及びゲート電極
３０とソース電極３１間に夫々設けたＳｉ3 Ｎ4 膜１
は、既に述べたように過剰のホールトラップを含むの
で、電気的にｎ型絶縁膜とみなされる。したがって、Ｓ
ｉ3 Ｎ4 膜の絶縁耐圧が低いのは絶縁物でありながらｎ
型の性質を有する為であると理解できる。
ゲート電極３０のドレイン電極３２側に設けたＳｉＯ2
膜２は電子トラップとホールトラップとをほぼ同数を含
んでいることが種々の実験・評価から分かった。したが
って、ＳｉＯ2 膜が高耐圧であるのは電気的に中性なｉ
型絶縁膜である為であることが理解できる。又、このＳ
ｉＯ2 膜２とドレイン電極３２との間、及びゲート電極
３０とソース電極３１間に夫々設けたＳｉ3 Ｎ4 膜１
は、既に述べたように過剰のホールトラップを含むの
で、電気的にｎ型絶縁膜とみなされる。したがって、Ｓ
ｉ3 Ｎ4 膜の絶縁耐圧が低いのは絶縁物でありながらｎ
型の性質を有する為であると理解できる。
【００１８】以上の点から図４（ｃ）に示した従来のＭ
ＥＳＦＥＴにおいてドレイン電極側のゲート側壁にｎ型
絶縁膜の代わりにｉ型絶縁膜であるＳｉＯ2膜を被着す
るのはゲート耐圧を改善する点で効果的なことが分か
る。図１に示した本発明のＭＥＳＦＥＴの作用、効果を
説明する前に、図４（ａ），（ｂ）に示したＭＥＳＦＥ
Ｔの問題点で述べたＳｉＯ2 膜の場合よりＳｉ3 Ｎ4 膜
の場合の方がドレイン電流が大きいことを説明する。電
気的にはＳｉＯ2 膜はｉ型絶縁膜でＳｉ3 Ｎ4 膜はｎ型
絶縁膜とみなされることを既に述べたが、ｎ型ＧａＡｓ
動作層に対しショットキ特性を示すゲート電極はいわば
弱いｐ型を示すとみなすことができる。
ＥＳＦＥＴにおいてドレイン電極側のゲート側壁にｎ型
絶縁膜の代わりにｉ型絶縁膜であるＳｉＯ2膜を被着す
るのはゲート耐圧を改善する点で効果的なことが分か
る。図１に示した本発明のＭＥＳＦＥＴの作用、効果を
説明する前に、図４（ａ），（ｂ）に示したＭＥＳＦＥ
Ｔの問題点で述べたＳｉＯ2 膜の場合よりＳｉ3 Ｎ4 膜
の場合の方がドレイン電流が大きいことを説明する。電
気的にはＳｉＯ2 膜はｉ型絶縁膜でＳｉ3 Ｎ4 膜はｎ型
絶縁膜とみなされることを既に述べたが、ｎ型ＧａＡｓ
動作層に対しショットキ特性を示すゲート電極はいわば
弱いｐ型を示すとみなすことができる。
【００１９】すると、ゲート電極に接してｎ型絶縁膜が
あるとゲート・ドレイン間にかかる電圧はゲート電極と
ｎ型絶縁膜の境界の近傍で急激に電位降下を生じ、一
方、ゲート電極に接してｉ型絶縁膜があるとゲート・ド
レイン間の電圧はゲート電極端からドレイン電極に向か
って徐々に電位降下を生じる。ゲート電極とｎ型絶縁膜
との境界での急激な電位降下はゲート電極から遠い位置
のｎ型絶縁膜の膜電位をドレイン電圧とほぼ同等にして
しまうので、ゲート電極近傍を除くｎ型ＧａＡｓ表面の
表面電位は非常に小さく、したがって表面空乏層はほと
んど無く、ゲート電極近傍だけにディープデプリーショ
ンを生じることになる。
あるとゲート・ドレイン間にかかる電圧はゲート電極と
ｎ型絶縁膜の境界の近傍で急激に電位降下を生じ、一
方、ゲート電極に接してｉ型絶縁膜があるとゲート・ド
レイン間の電圧はゲート電極端からドレイン電極に向か
って徐々に電位降下を生じる。ゲート電極とｎ型絶縁膜
との境界での急激な電位降下はゲート電極から遠い位置
のｎ型絶縁膜の膜電位をドレイン電圧とほぼ同等にして
しまうので、ゲート電極近傍を除くｎ型ＧａＡｓ表面の
表面電位は非常に小さく、したがって表面空乏層はほと
んど無く、ゲート電極近傍だけにディープデプリーショ
ンを生じることになる。
【００２０】さて、ゲート電極に接してたｉ型絶縁膜で
は電位降下は徐々に生じており、ｎ型ＧａＡｓ表面の表
面電位はゲート近傍のみならずかなりのＧａＡｓ表面に
おいても大きいので、ゲートドレイン間のｎ型ＧａＡｓ
表面のかなりの領域でディープデプリーションを生じて
いる。これらのことは、ゲート・ドレイン間のｎ型Ｇａ
Ａｓ表面だけでなく、ゲート・ソース間でも同様であ
る。
は電位降下は徐々に生じており、ｎ型ＧａＡｓ表面の表
面電位はゲート近傍のみならずかなりのＧａＡｓ表面に
おいても大きいので、ゲートドレイン間のｎ型ＧａＡｓ
表面のかなりの領域でディープデプリーションを生じて
いる。これらのことは、ゲート・ドレイン間のｎ型Ｇａ
Ａｓ表面だけでなく、ゲート・ソース間でも同様であ
る。
【００２１】以上に説明してきたことから、ＳｉＯ2 膜
のようなｉ型絶縁膜ではディープデプリーションにある
表面空乏層が形成される領域が広く、ＦＥＴの電流狭窄
が大きく、一方、Ｓｉ3 Ｎ4 膜のようなｎ型絶縁膜では
表面空乏層が形成される領域がゲート電極端に局在し、
したがってドレイン電流が大きいことが理解できる。そ
こで、図４（ｃ）に示した構成では、ディープデプリー
ションを生じる領域はゲート電極３０の両側の側壁に設
けたｉ型絶縁膜であるＳｉＯ2 膜２直下だけで、しかも
ゲート電極の側には高絶縁耐圧のＳｉＯ2 膜２があるの
でゲートリークも小さい。しかし、ゲート電極のソース
側の側壁にもＳｉＯ2 膜２が設けられているので側壁の
幅の分だけ、その直下のゲート・ドレイン間のｎ型Ｇａ
Ａｓ動作層表面に表面空乏層があり、ソース抵抗Ｒｓを
小さくする原因になっている。
のようなｉ型絶縁膜ではディープデプリーションにある
表面空乏層が形成される領域が広く、ＦＥＴの電流狭窄
が大きく、一方、Ｓｉ3 Ｎ4 膜のようなｎ型絶縁膜では
表面空乏層が形成される領域がゲート電極端に局在し、
したがってドレイン電流が大きいことが理解できる。そ
こで、図４（ｃ）に示した構成では、ディープデプリー
ションを生じる領域はゲート電極３０の両側の側壁に設
けたｉ型絶縁膜であるＳｉＯ2 膜２直下だけで、しかも
ゲート電極の側には高絶縁耐圧のＳｉＯ2 膜２があるの
でゲートリークも小さい。しかし、ゲート電極のソース
側の側壁にもＳｉＯ2 膜２が設けられているので側壁の
幅の分だけ、その直下のゲート・ドレイン間のｎ型Ｇａ
Ａｓ動作層表面に表面空乏層があり、ソース抵抗Ｒｓを
小さくする原因になっている。
【００２２】したがって、図１のＭＥＳＦＥＴでは、ゲ
ート電極３０のソース電極側にはＳｉＯ2 膜２が存在し
ておらず、ｎ型絶縁膜のＳｉ3 Ｎ4 膜１のみが存在して
いるため、ゲート・ソース間の表面空乏層の形成をゲー
ト電極近傍のみに制限し、ソース抵抗Ｒｓを低減するこ
とが可能となる。
ート電極３０のソース電極側にはＳｉＯ2 膜２が存在し
ておらず、ｎ型絶縁膜のＳｉ3 Ｎ4 膜１のみが存在して
いるため、ゲート・ソース間の表面空乏層の形成をゲー
ト電極近傍のみに制限し、ソース抵抗Ｒｓを低減するこ
とが可能となる。
【００２３】尚、ゲート・ドレイン間のｎ型ＧａＡｓ表
面を全てｉ型絶縁膜で被覆すると、図４（ａ）の従来例
で説明してきたような問題を生じるので好ましくなく、
必ずｎ型絶縁膜で被覆して、膜にかかる電位をゲート電
極側壁のｉ型絶縁膜とｎ型絶縁膜との近傍で降下させ
て、ディープデプリーションが生じる領域をｉ型絶縁膜
直下の狭い領域だけに限定しなければならない。したが
って、ｉ型絶縁膜の幅は絶縁耐圧的に許容される幅に小
さくしておくのが良い。ｉ型絶縁膜の幅はＳｉＯ2 の場
合に、ゲート・ドレイン間の印加電圧が20Ｖで、膜の絶
縁耐圧80Ｖ／μｍとしたとき、（ｉ型絶縁膜の幅，μ
ｍ）≧（最大印加電圧）／（膜の絶縁耐圧）＝0.25μｍ
から、0.25μｍ以上は必要となる。この程度の幅のｉ層
絶縁膜直下に形成される表面空乏層はドレイン電流の大
きな狭窄にならない。
面を全てｉ型絶縁膜で被覆すると、図４（ａ）の従来例
で説明してきたような問題を生じるので好ましくなく、
必ずｎ型絶縁膜で被覆して、膜にかかる電位をゲート電
極側壁のｉ型絶縁膜とｎ型絶縁膜との近傍で降下させ
て、ディープデプリーションが生じる領域をｉ型絶縁膜
直下の狭い領域だけに限定しなければならない。したが
って、ｉ型絶縁膜の幅は絶縁耐圧的に許容される幅に小
さくしておくのが良い。ｉ型絶縁膜の幅はＳｉＯ2 の場
合に、ゲート・ドレイン間の印加電圧が20Ｖで、膜の絶
縁耐圧80Ｖ／μｍとしたとき、（ｉ型絶縁膜の幅，μ
ｍ）≧（最大印加電圧）／（膜の絶縁耐圧）＝0.25μｍ
から、0.25μｍ以上は必要となる。この程度の幅のｉ層
絶縁膜直下に形成される表面空乏層はドレイン電流の大
きな狭窄にならない。
【００２４】次に本発明の第２の実施例を図２を用いて
その製造工程と共に説明する。先ず、図２（ａ）のよう
に、第１の実施例と同様に半絶縁性ＧａＡｓ基板上に設
けたｎ型動作層５０表面にＡｌのゲート電極３０を設
け、全面にＳｉＯ2 膜２を被着する。次に、同図（ｂ）
のように、通常のフォトレジスト法と側壁加工方法を使
ってドレイン電極側のゲート電極３０側壁にＳｉＯ2膜
２を幅 0.3μｍ残す。
その製造工程と共に説明する。先ず、図２（ａ）のよう
に、第１の実施例と同様に半絶縁性ＧａＡｓ基板上に設
けたｎ型動作層５０表面にＡｌのゲート電極３０を設
け、全面にＳｉＯ2 膜２を被着する。次に、同図（ｂ）
のように、通常のフォトレジスト法と側壁加工方法を使
ってドレイン電極側のゲート電極３０側壁にＳｉＯ2膜
２を幅 0.3μｍ残す。
【００２５】更に、同図（ｃ）のように、ＧａＡｓ表面
が露出しているゲート・ドレイン電極間とゲート・ソー
ス電極間を覆うようにｎ型絶縁膜であるＳｉ3 Ｎ4 膜２
を被着する。その後、同図（ｄ）のように、ソース電極
３１とドレイン電極３２を形成し、ＭＥＳＦＥＴを形成
する。この実施例においても、前記第１実施例と同様に
ソース抵抗を低減することが可能となる。
が露出しているゲート・ドレイン電極間とゲート・ソー
ス電極間を覆うようにｎ型絶縁膜であるＳｉ3 Ｎ4 膜２
を被着する。その後、同図（ｄ）のように、ソース電極
３１とドレイン電極３２を形成し、ＭＥＳＦＥＴを形成
する。この実施例においても、前記第１実施例と同様に
ソース抵抗を低減することが可能となる。
【００２６】次に本発明の第３の実施例を図３を用いて
その製造工程と共に説明する。先ず、同図（ａ）のよう
に、半絶縁性ＧａＡｓ基板上に設けたｎ型動作層５０表
面にＷＳｉゲート電極３０を設け、その上にＳｉＯ2 膜
２を被着する。次に、同図（ｂ）のように、ドレイン側
のゲート電極３０の側壁にＳｉＯ2 膜２を幅0.25μｍで
形成する。更に、この側壁のＳｉＯ2 膜のドレイン側の
端から約１μｍ離れた位置から後に形成するドレイン電
極３２端迄と、ゲート電極のソース側の端から約１μｍ
離れた位置から後に形成するソース電極３１端迄に夫々
ＳｉＯ2 膜２が残るように加工する。
その製造工程と共に説明する。先ず、同図（ａ）のよう
に、半絶縁性ＧａＡｓ基板上に設けたｎ型動作層５０表
面にＷＳｉゲート電極３０を設け、その上にＳｉＯ2 膜
２を被着する。次に、同図（ｂ）のように、ドレイン側
のゲート電極３０の側壁にＳｉＯ2 膜２を幅0.25μｍで
形成する。更に、この側壁のＳｉＯ2 膜のドレイン側の
端から約１μｍ離れた位置から後に形成するドレイン電
極３２端迄と、ゲート電極のソース側の端から約１μｍ
離れた位置から後に形成するソース電極３１端迄に夫々
ＳｉＯ2 膜２が残るように加工する。
【００２７】次いで、同図（ｃ）に示すように、露出し
ているＧａＡｓ表面を含む全面にｎ型のＳｉ3 Ｎ4 膜１
を被着する。その後、同図（ｄ）のように、ＳｉＯ2 膜
２上のＳｉ3 Ｎ4 膜１を選択的に除去する。しかる上
で、ＳｉＯ2 膜２を一部除去してソース電極３１とドレ
イン電極３２を形成し、ＭＥＳＦＥＴを形成する。
ているＧａＡｓ表面を含む全面にｎ型のＳｉ3 Ｎ4 膜１
を被着する。その後、同図（ｄ）のように、ＳｉＯ2 膜
２上のＳｉ3 Ｎ4 膜１を選択的に除去する。しかる上
で、ＳｉＯ2 膜２を一部除去してソース電極３１とドレ
イン電極３２を形成し、ＭＥＳＦＥＴを形成する。
【００２８】この構成では、ゲート電極３０の側壁のＳ
ｉＯ2 膜２とそれに隣接するＳｉ3 Ｎ4 膜１との境界迄
でゲート・ドレイン電極間の電圧を降下させ、更にゲー
ト電極３０のソース側端部でゲート・ソース電圧を降下
させ、夫々でディープデプリーション状態の表面空乏層
を局在させるとともに、ＳｉＯ2 膜２の領域を増大させ
てホールトラップの多いｎ型絶縁層の占有面積を減ら
し、電気的に安定なパッシベーションを実現している。
ｉＯ2 膜２とそれに隣接するＳｉ3 Ｎ4 膜１との境界迄
でゲート・ドレイン電極間の電圧を降下させ、更にゲー
ト電極３０のソース側端部でゲート・ソース電圧を降下
させ、夫々でディープデプリーション状態の表面空乏層
を局在させるとともに、ＳｉＯ2 膜２の領域を増大させ
てホールトラップの多いｎ型絶縁層の占有面積を減ら
し、電気的に安定なパッシベーションを実現している。
【００２９】尚、前記各実施例ではｎ型絶縁膜としてＳ
ｉ3 Ｎ4膜、ｉ型絶縁膜としてＳｉＯ2 膜を例に説明し
てきたが、ｎ型絶縁膜としてはＣｓ等の電気陰性度の大
きな元素を不純物として含むようなＳｉＯ2 膜を用いて
も、或いは、ｉ型絶縁膜としてはＳｉ3 Ｓｉ+ を大量に
含むようなＳｉ3 Ｎ4 膜でも良い。
ｉ3 Ｎ4膜、ｉ型絶縁膜としてＳｉＯ2 膜を例に説明し
てきたが、ｎ型絶縁膜としてはＣｓ等の電気陰性度の大
きな元素を不純物として含むようなＳｉＯ2 膜を用いて
も、或いは、ｉ型絶縁膜としてはＳｉ3 Ｓｉ+ を大量に
含むようなＳｉ3 Ｎ4 膜でも良い。
【００３０】
【発明の効果】以上説明したように本発明はゲート電極
のドレイン側の側壁にホールトラップ密度と電子トラッ
プ密度がほぼ等しいｉ型絶縁膜を所要寸法以上の幅に設
け、更にゲート電極のソース側に過剰のホールトラップ
を有するｎ型絶縁膜を設けることにより、ディープデプ
リーション状態の表面空乏層をゲート電極の側壁のｉ型
絶縁膜とそれに隣接するｎ型絶縁膜の境界近傍と、ソー
ス側のゲート電極とｎ側絶縁膜との境界近傍に制限させ
たので、ドレイン電流の狭窄を少なく、ゲートのリーク
電流を少なく、しかもソース抵抗を小さくし、その結果
Ｒｓを従来の 1/4に低下させる効果を有する。
のドレイン側の側壁にホールトラップ密度と電子トラッ
プ密度がほぼ等しいｉ型絶縁膜を所要寸法以上の幅に設
け、更にゲート電極のソース側に過剰のホールトラップ
を有するｎ型絶縁膜を設けることにより、ディープデプ
リーション状態の表面空乏層をゲート電極の側壁のｉ型
絶縁膜とそれに隣接するｎ型絶縁膜の境界近傍と、ソー
ス側のゲート電極とｎ側絶縁膜との境界近傍に制限させ
たので、ドレイン電流の狭窄を少なく、ゲートのリーク
電流を少なく、しかもソース抵抗を小さくし、その結果
Ｒｓを従来の 1/4に低下させる効果を有する。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】本発明の第３実施例を製造工程順に示す断面図
である。
である。
【図４】従来の夫々異なるＭＥＳＦＥＴを示す断面図で
ある。
ある。
【図５】従来の問題点における半導体表面のエネルギバ
ンド図である。
ンド図である。
１ ｎ型絶縁膜 ２ ｉ型絶縁膜 ３０ ゲート電極 ３１ ソース電極 ３２ ドレイン電極 ５０ ｎ型ＧａＡｓ動作層 ６０ ＧａＡｓ基板
Claims (3)
- 【請求項１】 砒化ガリウム基板に構成したショットキ
障壁ゲート型電界効果トランジスタにおいて、ドレイン
電極側のゲート電極側壁に定常状態で電気的に中性なｉ
型絶縁膜を、（ゲート・ドレイン電極間の最大印加電
圧）／（ｉ型絶縁膜の電気絶縁耐圧）できまる寸法以上
の幅に設け、かつこのｉ型絶縁膜とドレイン電極との間
にｎ型絶縁膜を設け、更にソース電極側のゲート電極側
面に接するように定常状態で過剰のホールトラップを含
むｎ型絶縁膜を設けたことを特徴とする砒化ガリウム電
界効果トランジスタ。 - 【請求項２】 ドレイン電極側に設けたｎ型絶縁膜とド
レイン電極との間にｉ型絶縁膜を設けてなる請求項１の
砒化ガリウム電界効果トランジスタ。 - 【請求項３】 ソース電極側に設けたｎ型絶縁膜とソー
ス電極との間にｉ型絶縁膜を設けてなる請求項１又は２
の砒化ガリウム電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654591A JPH05121447A (ja) | 1991-10-26 | 1991-10-26 | 砒化ガリウム電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654591A JPH05121447A (ja) | 1991-10-26 | 1991-10-26 | 砒化ガリウム電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121447A true JPH05121447A (ja) | 1993-05-18 |
Family
ID=17958331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30654591A Pending JPH05121447A (ja) | 1991-10-26 | 1991-10-26 | 砒化ガリウム電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121447A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238982A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2010251456A (ja) * | 2009-04-14 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2011238701A (ja) * | 2010-05-07 | 2011-11-24 | Toyota Motor Corp | Ｈｆｅｔ |
-
1991
- 1991-10-26 JP JP30654591A patent/JPH05121447A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238982A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2010251456A (ja) * | 2009-04-14 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2011238701A (ja) * | 2010-05-07 | 2011-11-24 | Toyota Motor Corp | Ｈｆｅｔ |
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