JPH05121502A - 半導体基板装置および半導体装置の検査方法 - Google Patents
半導体基板装置および半導体装置の検査方法Info
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- JPH05121502A JPH05121502A JP27813891A JP27813891A JPH05121502A JP H05121502 A JPH05121502 A JP H05121502A JP 27813891 A JP27813891 A JP 27813891A JP 27813891 A JP27813891 A JP 27813891A JP H05121502 A JPH05121502 A JP H05121502A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】半導体装置を基板上に配列したままで同時にス
クリーニングを行う。 【構成】半導体基板１上に複数配列した半導体装置２毎
に電源端子３、クランド端子４、信号端子５を設け、こ
れら各端子３、４、５からチップ境界外部に引出した各
半導体装置２毎の引出し線を共通に結ぶ共通配線６、
７、８を設け、これら各共通配線６、７、８にプロービ
ング用パッドである各共通端子９、10、11をそれぞれ接
続している。また、各引出し線と各共通配線６、７、８
の間にそれぞれスイッチ素子を設け、このスイッチ素子
をオフすれば、各半導体装置２個々の機能検査も可能と
なり、この検査で機能不良と判定された不良半導体装置
チップ以外の全ての半導体装置２に対して、各共通端子
９、10、11を介してその各端子３、４、５に電圧、信号
を印加し同時にスクリーニングする。
クリーニングを行う。 【構成】半導体基板１上に複数配列した半導体装置２毎
に電源端子３、クランド端子４、信号端子５を設け、こ
れら各端子３、４、５からチップ境界外部に引出した各
半導体装置２毎の引出し線を共通に結ぶ共通配線６、
７、８を設け、これら各共通配線６、７、８にプロービ
ング用パッドである各共通端子９、10、11をそれぞれ接
続している。また、各引出し線と各共通配線６、７、８
の間にそれぞれスイッチ素子を設け、このスイッチ素子
をオフすれば、各半導体装置２個々の機能検査も可能と
なり、この検査で機能不良と判定された不良半導体装置
チップ以外の全ての半導体装置２に対して、各共通端子
９、10、11を介してその各端子３、４、５に電圧、信号
を印加し同時にスクリーニングする。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板装置および半
導体装置の検査方法に関するものである。
導体装置の検査方法に関するものである。
【０００２】
【従来の技術】近年、集積回路の高集積化、微細化が進
展し、その構成要素であるゲート酸化膜の薄膜化が進
み、たとえば、１μｍ程度のパターン幅を持つ設計ルー
ルでは、200 Å程度のゲート酸化膜が用いられるのが普
通になってきている。これにともなうゲート酸化膜の経
時破壊による製品の信頼性の低下が懸念されている。
展し、その構成要素であるゲート酸化膜の薄膜化が進
み、たとえば、１μｍ程度のパターン幅を持つ設計ルー
ルでは、200 Å程度のゲート酸化膜が用いられるのが普
通になってきている。これにともなうゲート酸化膜の経
時破壊による製品の信頼性の低下が懸念されている。
【０００３】このため、特にゲート酸化膜の面積が広く
設計されているダイナミックＲＡＭなどの製品一般に
は、製品出荷に先だって、全製品を過激な環境条件、た
とえば温度150 ℃で24時間、電源電圧の20％増程度の電
圧を印加して、製品の信頼性を維持するために、いわゆ
るダイナミック・バーンインによるスクリーニングを行
っている。このようなバーンイン・スクリーニングによ
る信頼性の向上に関しては、第17回インターナショナル
・リライアビリティ・フィジックス・シンポジュム 197
9 年ｐ．１−（D.L.Crook, Proceedings International
Reliability Physics Symposium 17,(1979) ｐ．１
−）に示されている。ところで、このダイナミック・バ
ーンインの方法は、従来、半導体装置の組立が完了した
段階で、バーンイン前検査を行って不良品を除去した
後、良品に対して全数バーンインを実施し、最終検査を
行うものであった。
設計されているダイナミックＲＡＭなどの製品一般に
は、製品出荷に先だって、全製品を過激な環境条件、た
とえば温度150 ℃で24時間、電源電圧の20％増程度の電
圧を印加して、製品の信頼性を維持するために、いわゆ
るダイナミック・バーンインによるスクリーニングを行
っている。このようなバーンイン・スクリーニングによ
る信頼性の向上に関しては、第17回インターナショナル
・リライアビリティ・フィジックス・シンポジュム 197
9 年ｐ．１−（D.L.Crook, Proceedings International
Reliability Physics Symposium 17,(1979) ｐ．１
−）に示されている。ところで、このダイナミック・バ
ーンインの方法は、従来、半導体装置の組立が完了した
段階で、バーンイン前検査を行って不良品を除去した
後、良品に対して全数バーンインを実施し、最終検査を
行うものであった。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の検
査方法では、バーンインにより不良となった製品の組立
費用は全て無駄になるという問題があった。また、全数
バーンインを実施するための巨大な装置、たとえば製品
駆動用の装置や製品加熱用の恒温槽などが必要になり、
相当の維持費がかかるなどの問題があった。さらに、最
近では、半導体装置を直接回路基板に実装できるような
アプリケーションが増加してきており、この場合、従来
の検査方法でのバーンインスクリーニングは適用不可能
であった。
査方法では、バーンインにより不良となった製品の組立
費用は全て無駄になるという問題があった。また、全数
バーンインを実施するための巨大な装置、たとえば製品
駆動用の装置や製品加熱用の恒温槽などが必要になり、
相当の維持費がかかるなどの問題があった。さらに、最
近では、半導体装置を直接回路基板に実装できるような
アプリケーションが増加してきており、この場合、従来
の検査方法でのバーンインスクリーニングは適用不可能
であった。
【０００５】本発明は上記従来の問題を解決するもの
で、半導体装置を基板上に配列したままで同時にスクリ
ーニングすることができる半導体基板装置および半導体
装置の検査方法を提供することを目的とするものであ
る。
で、半導体装置を基板上に配列したままで同時にスクリ
ーニングすることができる半導体基板装置および半導体
装置の検査方法を提供することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体基板装置は、半導体基板上に、複数個
の半導体装置と、前記半導体装置の内部配線の少なくと
も一部を前記半導体装置のチップ境界外部に引き出した
引出し配線と、前記複数個の半導体装置毎に引き出され
た引出し配線間を共通に接続する共通配線と、前記共通
配線に接続された少なくとも１個のプロービング用パッ
ドとを設けたものである。
に本発明の半導体基板装置は、半導体基板上に、複数個
の半導体装置と、前記半導体装置の内部配線の少なくと
も一部を前記半導体装置のチップ境界外部に引き出した
引出し配線と、前記複数個の半導体装置毎に引き出され
た引出し配線間を共通に接続する共通配線と、前記共通
配線に接続された少なくとも１個のプロービング用パッ
ドとを設けたものである。
【０００７】また、本発明の半導体基板装置における引
出し配線と共通配線の間にそれぞれスイッチ素子を設
け、前記スイッチ素子をオンオフ制御するためのコント
ロール信号線を設けたものである。
出し配線と共通配線の間にそれぞれスイッチ素子を設
け、前記スイッチ素子をオンオフ制御するためのコント
ロール信号線を設けたものである。
【０００８】さらに、本発明の半導体基板装置における
引出し配線と共通配線の間にそれぞれトランジスタ素子
とヒューズを設け、前記トランジスタ素子をオンオフ制
御するためのコントロール信号線を設けたものである。
引出し配線と共通配線の間にそれぞれトランジスタ素子
とヒューズを設け、前記トランジスタ素子をオンオフ制
御するためのコントロール信号線を設けたものである。
【０００９】さらに、本発明の半導体基板装置における
ヒューズは過電流で自己切断する構成としたものであ
る。さらに、本発明の半導体装置の検査方法は、半導体
装置の機能検査を行うに際して、コントロール信号線に
コントロール信号を入力してスイッチ素子をオフするも
のである。
ヒューズは過電流で自己切断する構成としたものであ
る。さらに、本発明の半導体装置の検査方法は、半導体
装置の機能検査を行うに際して、コントロール信号線に
コントロール信号を入力してスイッチ素子をオフするも
のである。
【００１０】さらには、本発明の半導体装置の検査方法
は、請求項３記載の半導体基板装置において、コントロ
ール信号線にコントロール信号を入力してトランジスタ
素子をオフした状態で半導体装置の機能検査を行い、前
記機能検査の結果より機能不良と判定された不良半導体
装置チップを、ヒューズを切断することにより共通配線
から切り離し、かつ前記トランジスタ素子をオンした
後、前記不良半導体装置以外の半導体装置に対しプロー
ビング用パッドを介してウェハースクリーニングを行う
ものである。
は、請求項３記載の半導体基板装置において、コントロ
ール信号線にコントロール信号を入力してトランジスタ
素子をオフした状態で半導体装置の機能検査を行い、前
記機能検査の結果より機能不良と判定された不良半導体
装置チップを、ヒューズを切断することにより共通配線
から切り離し、かつ前記トランジスタ素子をオンした
後、前記不良半導体装置以外の半導体装置に対しプロー
ビング用パッドを介してウェハースクリーニングを行う
ものである。
【００１１】
【作用】上記構成により、半導体基板上に配列した複数
の半導体装置個々の内部配線から外部にそれぞれ引き出
された引出し配線間を共通に接続する共通配線に接続さ
れたプロービング用パッドを介して、複数の半導体装置
個々の内部配線に電圧および信号を与え、かつ半導体基
板全体を加熱すれば、半導体基板上の全ての半導体装置
が同時に加熱状態で動作可能となり、従来のように組み
立てることなく半導体装置を基板上に配列したままで同
時にスクリーニングを行うことが可能となる。したがっ
て、従来のように、バーンインスクリーニングにより不
良となった製品組立費用が無駄にならず、また、製品検
査のための大掛かりな装置やその維持費も必要なくな
り、さらに、半導体装置を直接回路基板に実装するため
のアプリケーションのバーンインスクリーニングは適用
不可能であるという問題も解消される。また、このバー
ンインスクリーニングを行う前に、コントロール信号線
にコントロール信号を入力してトランジスタ素子をオフ
した状態で半導体装置個々の機能検査を行うので、この
機能検査により短絡不良などの機能不良と判定された不
良半導体装置チップを、ヒューズを切断することにより
共通配線から切り離すことが可能となり、かつ、トラン
ジスタ素子をオンすれば、不良半導体装置以外の半導体
装置について同時にウェハースクリーニングが可能とな
る。さらに、ヒューズが過電流で自己切断する構成とす
れば、不良半導体装置が短絡不良であった場合には、バ
ーンインスクリーニングで電源電圧や信号電圧が所定の
電位に達しないことがあるが、短絡電流によってヒュー
ズが自己切断するため、特に切断しなくともよい。
の半導体装置個々の内部配線から外部にそれぞれ引き出
された引出し配線間を共通に接続する共通配線に接続さ
れたプロービング用パッドを介して、複数の半導体装置
個々の内部配線に電圧および信号を与え、かつ半導体基
板全体を加熱すれば、半導体基板上の全ての半導体装置
が同時に加熱状態で動作可能となり、従来のように組み
立てることなく半導体装置を基板上に配列したままで同
時にスクリーニングを行うことが可能となる。したがっ
て、従来のように、バーンインスクリーニングにより不
良となった製品組立費用が無駄にならず、また、製品検
査のための大掛かりな装置やその維持費も必要なくな
り、さらに、半導体装置を直接回路基板に実装するため
のアプリケーションのバーンインスクリーニングは適用
不可能であるという問題も解消される。また、このバー
ンインスクリーニングを行う前に、コントロール信号線
にコントロール信号を入力してトランジスタ素子をオフ
した状態で半導体装置個々の機能検査を行うので、この
機能検査により短絡不良などの機能不良と判定された不
良半導体装置チップを、ヒューズを切断することにより
共通配線から切り離すことが可能となり、かつ、トラン
ジスタ素子をオンすれば、不良半導体装置以外の半導体
装置について同時にウェハースクリーニングが可能とな
る。さらに、ヒューズが過電流で自己切断する構成とす
れば、不良半導体装置が短絡不良であった場合には、バ
ーンインスクリーニングで電源電圧や信号電圧が所定の
電位に達しないことがあるが、短絡電流によってヒュー
ズが自己切断するため、特に切断しなくともよい。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例における半
導体基板装置の平面図であり、半導体基板上に半導体装
置が複数個配列され配線された状態を示している。図１
において、半導体基板１上に複数個の半導体装置２が形
成されて配列されている。これら半導体装置２にはそれ
ぞれ、内部配線に接続されている電源端子３、グランド
端子４および、半導体装置２を動作させるための信号端
子５が設けられている。これら電源端子３、グランド端
子４および信号端子５にはそれぞれ、半導体装置２のチ
ップの境界より外部に引き出された引出し配線が形成さ
れており、これら引出し配線において、半導体装置２毎
の電源端子３の引出し配線に共通に結線する電源端子共
通配線６、グランド端子４の引出し配線に共通に結線す
るグランド端子共通配線７、さらに、信号端子５の引出
し配線に共通に結線する信号端子共通配線８が半導体基
板１上に形成されている。さらに、電源端子共通配線６
に接続され各半導体装置２の電源端子３に電源電圧を供
給するためのプロービング用パッドである電源共通端子
９、グランド端子共通配線７に接続され各半導体装置２
のグランド端子４にグランド電位を与えるためのプロー
ビング用パッドであるグランド共通端子10、さらに、信
号端子共通配線８に接続され各半導体装置２を動作させ
る信号を供給するためのプロービング用パッドである信
号共通端子11が設けられている。
しながら説明する。図１は本発明の一実施例における半
導体基板装置の平面図であり、半導体基板上に半導体装
置が複数個配列され配線された状態を示している。図１
において、半導体基板１上に複数個の半導体装置２が形
成されて配列されている。これら半導体装置２にはそれ
ぞれ、内部配線に接続されている電源端子３、グランド
端子４および、半導体装置２を動作させるための信号端
子５が設けられている。これら電源端子３、グランド端
子４および信号端子５にはそれぞれ、半導体装置２のチ
ップの境界より外部に引き出された引出し配線が形成さ
れており、これら引出し配線において、半導体装置２毎
の電源端子３の引出し配線に共通に結線する電源端子共
通配線６、グランド端子４の引出し配線に共通に結線す
るグランド端子共通配線７、さらに、信号端子５の引出
し配線に共通に結線する信号端子共通配線８が半導体基
板１上に形成されている。さらに、電源端子共通配線６
に接続され各半導体装置２の電源端子３に電源電圧を供
給するためのプロービング用パッドである電源共通端子
９、グランド端子共通配線７に接続され各半導体装置２
のグランド端子４にグランド電位を与えるためのプロー
ビング用パッドであるグランド共通端子10、さらに、信
号端子共通配線８に接続され各半導体装置２を動作させ
る信号を供給するためのプロービング用パッドである信
号共通端子11が設けられている。
【００１３】ここで、たとえば半導体装置２をＣＭＯＳ
−ＭＩＳＦＥＴ集積回路装置に適用した場合について説
明する。まず、Ｐ型シリコンウェハーである半導体基板
１の上に、ＣＭＯＳプロセス技術によりＣＭＯＳ−ＭＩ
ＳＦＥＴ集積回路およびＣＭＯＳ−ＭＩＳＦＥＴ集積回
路個々の電源端子３、グランド端子４、および信号端子
５、それらの引出し配線にそれぞれ結線する共通配線
６、７、８および、これら共通配線６、７、８に電圧、
信号を外部より印加するための共通端子９、10、11をそ
れぞれ形成する。
−ＭＩＳＦＥＴ集積回路装置に適用した場合について説
明する。まず、Ｐ型シリコンウェハーである半導体基板
１の上に、ＣＭＯＳプロセス技術によりＣＭＯＳ−ＭＩ
ＳＦＥＴ集積回路およびＣＭＯＳ−ＭＩＳＦＥＴ集積回
路個々の電源端子３、グランド端子４、および信号端子
５、それらの引出し配線にそれぞれ結線する共通配線
６、７、８および、これら共通配線６、７、８に電圧、
信号を外部より印加するための共通端子９、10、11をそ
れぞれ形成する。
【００１４】次に、上記要領で拡散プロセスを終えた半
導体ウェハーは、ウェハープローブ検査を半導体装置２
個々に行うが、この場合、半導体基板１上の電源端子
３、グランド端子４、および信号端子５を共通端子９、
10、11より電気的に切り離さなければならない。
導体ウェハーは、ウェハープローブ検査を半導体装置２
個々に行うが、この場合、半導体基板１上の電源端子
３、グランド端子４、および信号端子５を共通端子９、
10、11より電気的に切り離さなければならない。
【００１５】図２は図１の半導体装置２間の拡大図であ
り、半導体装置２の各端子を共通端子から電気的に絶縁
する方法を示している。図２において、半導体装置２の
各端子３、４、５と共通端子9 、10、11をそれぞれ電気
的に絶縁するためのスイッチング素子としてのＮチャン
ネルトランジスタ12が各端子３、４、５の引出し配線と
各共通配線６、７、８の間にそれぞれ介装されている。
また、これらトランジスタ12のゲートには、トランジス
ター12をオンオフするためのコントロール信号線である
ゲート電圧印加用配線13が設けられている。そして、拡
散プロセスの終了した半導体ウェハーをプローブ検査す
る場合には、このゲート電圧印加用配線13をグランド電
位に保ってトランジスタ12をオフにした状態で半導体装
置２の機能検査を個々に行う。
り、半導体装置２の各端子を共通端子から電気的に絶縁
する方法を示している。図２において、半導体装置２の
各端子３、４、５と共通端子9 、10、11をそれぞれ電気
的に絶縁するためのスイッチング素子としてのＮチャン
ネルトランジスタ12が各端子３、４、５の引出し配線と
各共通配線６、７、８の間にそれぞれ介装されている。
また、これらトランジスタ12のゲートには、トランジス
ター12をオンオフするためのコントロール信号線である
ゲート電圧印加用配線13が設けられている。そして、拡
散プロセスの終了した半導体ウェハーをプローブ検査す
る場合には、このゲート電圧印加用配線13をグランド電
位に保ってトランジスタ12をオフにした状態で半導体装
置２の機能検査を個々に行う。
【００１６】さらに、ウェハープローブ検査の終了した
ウェハーは、ゲート酸化膜の経時破壊による信頼性の低
下を防ぐためにダイナミックバーンインによるスクリー
ニングを行う。このバーンイン・スクリーニングはウェ
ハー状態で行うため、上記ウェハープローブ検査の結果
不良と判定された半導体装置２には、短絡不良などのた
め電源電圧および半導体装置２を動作させるための信号
を印加してはいけない。このため、各トランジスタ12と
各共通配線６、７、８の間にそれぞれ、不良と判定され
た半導体装置２を各共通端子９、10、11から切り離すた
めにレーザービーム照射によって配線を断線させるため
に保護膜に開けられた窓（ヒューズ）14を設けている。
すなわち、ウェハープローブ検査によって不良と判定さ
れた半導体装置２はバーンイン・スクリーニングの前に
レーザービームで配線を切ることにより各共通端子９、
10、11から電気的に絶縁される。
ウェハーは、ゲート酸化膜の経時破壊による信頼性の低
下を防ぐためにダイナミックバーンインによるスクリー
ニングを行う。このバーンイン・スクリーニングはウェ
ハー状態で行うため、上記ウェハープローブ検査の結果
不良と判定された半導体装置２には、短絡不良などのた
め電源電圧および半導体装置２を動作させるための信号
を印加してはいけない。このため、各トランジスタ12と
各共通配線６、７、８の間にそれぞれ、不良と判定され
た半導体装置２を各共通端子９、10、11から切り離すた
めにレーザービーム照射によって配線を断線させるため
に保護膜に開けられた窓（ヒューズ）14を設けている。
すなわち、ウェハープローブ検査によって不良と判定さ
れた半導体装置２はバーンイン・スクリーニングの前に
レーザービームで配線を切ることにより各共通端子９、
10、11から電気的に絶縁される。
【００１７】この不良の半導体装置２が、たとえば短絡
不良であった場合、バーンイン・スクリーニングの電源
電圧や信号電圧が所定の電位に達しないことがある。こ
のような不良に対しては、このヒューズ14をたとえばア
ルミニウム（Ａｌ）などの配線で細く形成しておくと、
短絡電流によってヒューズ14が自己切断するため、特に
レーザービームで切断しなくともよい。
不良であった場合、バーンイン・スクリーニングの電源
電圧や信号電圧が所定の電位に達しないことがある。こ
のような不良に対しては、このヒューズ14をたとえばア
ルミニウム（Ａｌ）などの配線で細く形成しておくと、
短絡電流によってヒューズ14が自己切断するため、特に
レーザービームで切断しなくともよい。
【００１８】図３は図１の半導体装置２のＣＭＯＳ−Ｍ
ＩＳＦＥＴ集積回路にバーンイン・スクリーニングを実
施している状態を示す図である。図３において、７Ｖの
出力可能な電源装置15の電源端子には、電源共通端子９
に接続されて各半導体装置２に電源電圧を印加するため
のマイクロ・ポジショナー16が設けられている。また、
電源装置15のグランド端子には、グランド共通端子10に
接続されて各半導体装置２にグランド電位を与えるため
のマイクロ・ポジショナー17が設けられている。さら
に、１ＭHZのパルス発振可能なパルスジェネレータ18に
は、信号共通端子11に接続されて各半導体装置２を駆動
させるのに必要な信号を与えるためのマイクロ・ポジシ
ョナー19が設けられている。このように設定した半導体
基板１をヒーターステージ20上に載置して半導体基板１
を加熱する構成である。
ＩＳＦＥＴ集積回路にバーンイン・スクリーニングを実
施している状態を示す図である。図３において、７Ｖの
出力可能な電源装置15の電源端子には、電源共通端子９
に接続されて各半導体装置２に電源電圧を印加するため
のマイクロ・ポジショナー16が設けられている。また、
電源装置15のグランド端子には、グランド共通端子10に
接続されて各半導体装置２にグランド電位を与えるため
のマイクロ・ポジショナー17が設けられている。さら
に、１ＭHZのパルス発振可能なパルスジェネレータ18に
は、信号共通端子11に接続されて各半導体装置２を駆動
させるのに必要な信号を与えるためのマイクロ・ポジシ
ョナー19が設けられている。このように設定した半導体
基板１をヒーターステージ20上に載置して半導体基板１
を加熱する構成である。
【００１９】上記構成により、まず、個々の半導体装置
２の電源端子３、グランド端子４、および信号端子５を
半導体基板１の各共通端子９、10、11と電気的に接続す
るために、ゲート電圧印加用配線13に電圧を印加してト
ランジスタ12をオン状態にする。次に、電圧および信号
を外部より印加するための共通端子９，10，11は、半導
体基板１上の空きスペースに形成すれば良いため、低精
度のポジショナーにより安易に探針できるよう十分に大
きく形成してある。このように、外部から、各共通端子
９，10，11に電圧および、半導体装置２を動作させるの
に必要な信号を印加すると、半導体基板１上に配したそ
れぞれの半導体装置２の電源端子３、グランド端子４、
半導体装置２を動作させる信号端子５のそれぞれに電圧
および信号が印加され、それぞれの半導体装置２が完全
に動作状態となる。
２の電源端子３、グランド端子４、および信号端子５を
半導体基板１の各共通端子９、10、11と電気的に接続す
るために、ゲート電圧印加用配線13に電圧を印加してト
ランジスタ12をオン状態にする。次に、電圧および信号
を外部より印加するための共通端子９，10，11は、半導
体基板１上の空きスペースに形成すれば良いため、低精
度のポジショナーにより安易に探針できるよう十分に大
きく形成してある。このように、外部から、各共通端子
９，10，11に電圧および、半導体装置２を動作させるの
に必要な信号を印加すると、半導体基板１上に配したそ
れぞれの半導体装置２の電源端子３、グランド端子４、
半導体装置２を動作させる信号端子５のそれぞれに電圧
および信号が印加され、それぞれの半導体装置２が完全
に動作状態となる。
【００２０】そして、それぞれの半導体装置２が動作し
ている状態で、半導体基板１を加熱するためのヒーター
ステージ20で半導体基板１を所定のバーンイン温度（た
とえば150 ℃）に加熱することにより、高温中で半導体
基板１上の不良半導体装置以外の全ての半導体装置２を
同時にバーンイン・スクリーニングにかけることができ
る。
ている状態で、半導体基板１を加熱するためのヒーター
ステージ20で半導体基板１を所定のバーンイン温度（た
とえば150 ℃）に加熱することにより、高温中で半導体
基板１上の不良半導体装置以外の全ての半導体装置２を
同時にバーンイン・スクリーニングにかけることができ
る。
【００２１】
【発明の効果】以上のように本発明によれば、複数の半
導体装置を半導体基板上に配列した状態でプロービング
用パッドを介して同時にバーンイン・スクリーニングを
実施することができ、従来のように、バーンインにより
不良となった製品組立費用が無駄にならず、また、製品
検査のための大掛かりな装置やその維持費も必要なく、
さらに、半導体装置を直接回路基板に実装するためのア
プリケーションのバーンイン・スクリーニングは適用不
可能であるという問題も解消されて、大きな資源や経費
の節約をすることができるものである。また、バーンイ
ン・スクリーニングを行う前に半導体装置を半導体基板
上に配列したままで半導体装置個々の機能検査を行うこ
とができるため、この機能検査で短絡不良などと判定さ
れた不良半導体装置チップをヒューズを切断することに
より共通配線から切り離すことができ、バーンイン・ス
クリーニングにおいて短絡不良の半導体装置のために電
源電圧や信号電圧が所定の電位に達しないという問題も
解消することができ、特に、ヒューズを過電流で自己切
断する構成とすれば、不良半導体装置が短絡不良であっ
た場合、短絡電流によってヒューズが自己切断するため
特に切断しなくともよい。
導体装置を半導体基板上に配列した状態でプロービング
用パッドを介して同時にバーンイン・スクリーニングを
実施することができ、従来のように、バーンインにより
不良となった製品組立費用が無駄にならず、また、製品
検査のための大掛かりな装置やその維持費も必要なく、
さらに、半導体装置を直接回路基板に実装するためのア
プリケーションのバーンイン・スクリーニングは適用不
可能であるという問題も解消されて、大きな資源や経費
の節約をすることができるものである。また、バーンイ
ン・スクリーニングを行う前に半導体装置を半導体基板
上に配列したままで半導体装置個々の機能検査を行うこ
とができるため、この機能検査で短絡不良などと判定さ
れた不良半導体装置チップをヒューズを切断することに
より共通配線から切り離すことができ、バーンイン・ス
クリーニングにおいて短絡不良の半導体装置のために電
源電圧や信号電圧が所定の電位に達しないという問題も
解消することができ、特に、ヒューズを過電流で自己切
断する構成とすれば、不良半導体装置が短絡不良であっ
た場合、短絡電流によってヒューズが自己切断するため
特に切断しなくともよい。
【図１】本発明の一実施例における半導体基板装置の平
面図であり、半導体基板上に半導体装置が複数個配列さ
れ配線された状態を示している。
面図であり、半導体基板上に半導体装置が複数個配列さ
れ配線された状態を示している。
【図２】図１の半導体装置間の拡大図であり、半導体装
置２の各端子を共通端子から電気的に絶縁する方法を示
している。
置２の各端子を共通端子から電気的に絶縁する方法を示
している。
【図３】図１の半導体装置２であるＣＭＯＳ−ＭＩＳＦ
ＥＴ集積回路にバーンイン・スクリーニングを実施して
いる状態を示す図である。
ＥＴ集積回路にバーンイン・スクリーニングを実施して
いる状態を示す図である。
１ 半導体基板 ２ 半導体装置 ３ 電源端子 ４ グランド端子 ５ 信号端子 ６ 電源端子共通配線 ７ グランド端子共通配線 ８ 信号端子共通配線 ９ 電源共通端子 10 グランド共通端子 11 信号共通端子 12 Ｎチャンネルトランジスタ 13 ゲート電圧印加用配線 14 レーザートリミング用窓 15 電源装置 16、17、19 マイクロポジショナー 18 パルスジェネレータ 20 ヒーターステージ
Claims (6)
- 【請求項１】半導体基板上に、複数個の半導体装置と、
前記半導体装置の内部配線の少なくとも一部を前記半導
体装置のチップ境界外部に引き出した引出し配線と、前
記複数個の半導体装置毎に引き出された引出し配線間を
共通に接続する共通配線と、前記共通配線に接続された
少なくとも１個のプロービング用パッドとを設けた半導
体基板装置。 - 【請求項２】引出し配線と共通配線の間にそれぞれスイ
ッチ素子を設け、前記スイッチ素子をオンオフ制御する
ためのコントロール信号線を設けた請求項１記載の半導
体基板装置。 - 【請求項３】引出し配線と共通配線の間にそれぞれトラ
ンジスタ素子とヒューズを設け、前記トランジスタ素子
をオンオフ制御するためのコントロール信号線を設けた
請求項１記載の半導体基板装置。 - 【請求項４】ヒューズは過電流で自己切断する構成とし
た請求項３記載の半導体基板装置。 - 【請求項５】請求項２記載の半導体基板装置における半
導体装置の機能検査を行うに際して、コントロール信号
線にコントロール信号を入力してスイッチ素子をオフす
る半導体装置の検査方法。 - 【請求項６】請求項３記載の半導体基板装置において、
コントロール信号線にコントロール信号を入力してトラ
ンジスタ素子をオフした状態で半導体装置の機能検査を
行い、前記機能検査の結果より機能不良と判定された不
良半導体装置チップを、ヒューズを切断することにより
共通配線から切り離し、かつ前記トランジスタ素子をオ
ンした後、前記不良半導体装置以外の半導体装置に対し
プロービング用パッドを介してウェハースクリーニング
を行う半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27813891A JPH05121502A (ja) | 1991-10-25 | 1991-10-25 | 半導体基板装置および半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27813891A JPH05121502A (ja) | 1991-10-25 | 1991-10-25 | 半導体基板装置および半導体装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121502A true JPH05121502A (ja) | 1993-05-18 |
Family
ID=17593122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27813891A Pending JPH05121502A (ja) | 1991-10-25 | 1991-10-25 | 半導体基板装置および半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121502A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093949A (ja) * | 1999-08-02 | 2001-04-06 | Motorola Inc | 集積回路検査方法および装置 |
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| US8896339B2 (en) | 2012-03-08 | 2014-11-25 | Mitsubishi Electric Corporation | Method for testing semiconductor wafer |
-
1991
- 1991-10-25 JP JP27813891A patent/JPH05121502A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
| JP2001093949A (ja) * | 1999-08-02 | 2001-04-06 | Motorola Inc | 集積回路検査方法および装置 |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| US8896339B2 (en) | 2012-03-08 | 2014-11-25 | Mitsubishi Electric Corporation | Method for testing semiconductor wafer |
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