JPH0917832A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0917832A JPH0917832A JP7160211A JP16021195A JPH0917832A JP H0917832 A JPH0917832 A JP H0917832A JP 7160211 A JP7160211 A JP 7160211A JP 16021195 A JP16021195 A JP 16021195A JP H0917832 A JPH0917832 A JP H0917832A
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Abstract
(57)【要約】
【目的】 複数個の半導体デバイスのバーンインをウェ
ハー状態で同時に実施する。 【構成】 １枚のウェハー上に形成された複数個の半導
体デバイス２０４の各々の内部を通過するように、ウェ
ハー・バーンイン用の外部接続が可能な電源電圧配線２
０５，２０７と接地電圧配線２０６，２０８とをそれぞ
れ格子状に配置する。各半導体デバイス２０４は、良否
検査のための電源電圧及び接地電圧がそれぞれ供与され
る内部電源電圧パッド２１９及び内部接地電圧パッド２
２０と、内部電源電圧パッド２１９に接続された内部電
源電圧配線２１３と、内部接地電圧パッド２２０に接続
された内部接地電圧配線２１４と、４個のＮチャネル型
ＭＯＳトランジスタ２２３〜２２６とを有する。半導体
デバイス２０４が良品である場合には、４個のトランジ
スタ２２３〜２２６は、内部配線２１３，２１４をウェ
ハー・バーンイン用配線２０５，２０６に電気的に接続
する。
ハー状態で同時に実施する。 【構成】 １枚のウェハー上に形成された複数個の半導
体デバイス２０４の各々の内部を通過するように、ウェ
ハー・バーンイン用の外部接続が可能な電源電圧配線２
０５，２０７と接地電圧配線２０６，２０８とをそれぞ
れ格子状に配置する。各半導体デバイス２０４は、良否
検査のための電源電圧及び接地電圧がそれぞれ供与され
る内部電源電圧パッド２１９及び内部接地電圧パッド２
２０と、内部電源電圧パッド２１９に接続された内部電
源電圧配線２１３と、内部接地電圧パッド２２０に接続
された内部接地電圧配線２１４と、４個のＮチャネル型
ＭＯＳトランジスタ２２３〜２２６とを有する。半導体
デバイス２０４が良品である場合には、４個のトランジ
スタ２２３〜２２６は、内部配線２１３，２１４をウェ
ハー・バーンイン用配線２０５，２０６に電気的に接続
する。
Description
【０００１】
【産業上の利用分野】本発明は、複数個の半導体デバイ
スのバーンインをウェハー状態で同時に実施することが
できる半導体装置に関するものである。
スのバーンインをウェハー状態で同時に実施することが
できる半導体装置に関するものである。
【０００２】
【従来の技術】特開平３−３４５５５号公報には、製造
プロセス上の潜在不良の効率的なスクリーニングのため
に複数個の半導体デバイスのバーンインをウェハー状態
で同時に実施する方法、いわゆるウェハー・バーンイン
の方法が提案されている。
プロセス上の潜在不良の効率的なスクリーニングのため
に複数個の半導体デバイスのバーンインをウェハー状態
で同時に実施する方法、いわゆるウェハー・バーンイン
の方法が提案されている。
【０００３】図５は、ウェハー・バーンインの対象とな
る従来の半導体装置の構成を示す図である。図５におい
て、５０１はウェハー、５０２，５０３はウェハー・バ
ーンイン用電源パッド、５０４は半導体デバイス、５０
５〜５０８はウェハー・バーンイン用電源配線である。
２個のウェハー・バーンイン用電源パッド５０２，５０
３のうち、５０２は外部電源電圧パッド、５０３は外部
接地電圧パッドである。ウェハー・バーンイン用電源配
線５０５〜５０８のうち、５０５は電源電圧配線、５０
６は接地電圧配線である。電源電圧配線５０５は外部電
源電圧パッド５０２から、接地電圧配線５０６は外部接
地電圧パッド５０３から互いに対向して、かつそれぞれ
櫛状にスクライブレーン上で各半導体デバイス５０４ま
でのびている。一部の電源電圧配線は斜め配線５０７，
５０８となっている。
る従来の半導体装置の構成を示す図である。図５におい
て、５０１はウェハー、５０２，５０３はウェハー・バ
ーンイン用電源パッド、５０４は半導体デバイス、５０
５〜５０８はウェハー・バーンイン用電源配線である。
２個のウェハー・バーンイン用電源パッド５０２，５０
３のうち、５０２は外部電源電圧パッド、５０３は外部
接地電圧パッドである。ウェハー・バーンイン用電源配
線５０５〜５０８のうち、５０５は電源電圧配線、５０
６は接地電圧配線である。電源電圧配線５０５は外部電
源電圧パッド５０２から、接地電圧配線５０６は外部接
地電圧パッド５０３から互いに対向して、かつそれぞれ
櫛状にスクライブレーン上で各半導体デバイス５０４ま
でのびている。一部の電源電圧配線は斜め配線５０７，
５０８となっている。
【０００４】図５によれば、外部電源電圧パッド５０２
及び外部接地電圧パッド５０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス５０４の同時バーンインを実施す
ることができる。バーンインの後、個々の半導体デバイ
ス５０４に分割するようにスクライブレーンに沿ってウ
ェハー５０１のダイシングを行なうと、複数個の半導体
チップが得られる。この際、ウェハー・バーンイン用電
源配線５０５〜５０８と半導体デバイス５０４との接続
をダイシング前に切断することにより、あるいはウェハ
ー・バーンイン用電源配線５０５〜５０８を全て取り除
くことにより、ダイシング時に生じる短絡故障が防止さ
れる。
及び外部接地電圧パッド５０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス５０４の同時バーンインを実施す
ることができる。バーンインの後、個々の半導体デバイ
ス５０４に分割するようにスクライブレーンに沿ってウ
ェハー５０１のダイシングを行なうと、複数個の半導体
チップが得られる。この際、ウェハー・バーンイン用電
源配線５０５〜５０８と半導体デバイス５０４との接続
をダイシング前に切断することにより、あるいはウェハ
ー・バーンイン用電源配線５０５〜５０８を全て取り除
くことにより、ダイシング時に生じる短絡故障が防止さ
れる。
【０００５】
【発明が解決しようとする課題】ウェハー・バーンイン
を可能にした上記従来の半導体装置は、ウェハー・バー
ンイン用電源配線の一部として斜め配線５０７，５０８
を有していたので、特殊なマスクやレチクルが必要とな
る問題があった。また、スクライブレーン上にウェハー
・バーンイン用電源配線５０５，５０６を有していたの
で、大きいスクライブレーン幅を確保する必要があり、
１ウェハーあたりの半導体デバイスの取れ数が小さくな
る問題もあった。更に、ダイシング時の短絡故障防止工
程が増える問題もあった。
を可能にした上記従来の半導体装置は、ウェハー・バー
ンイン用電源配線の一部として斜め配線５０７，５０８
を有していたので、特殊なマスクやレチクルが必要とな
る問題があった。また、スクライブレーン上にウェハー
・バーンイン用電源配線５０５，５０６を有していたの
で、大きいスクライブレーン幅を確保する必要があり、
１ウェハーあたりの半導体デバイスの取れ数が小さくな
る問題もあった。更に、ダイシング時の短絡故障防止工
程が増える問題もあった。
【０００６】本発明の目的は、ウェハー・バーンインに
関わる従来の半導体装置の諸問題を解決することにあ
る。
関わる従来の半導体装置の諸問題を解決することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ウェハー・バーンイン用電源配線を櫛状
ではなく格子状に形成し、あるいはスクライブレーン上
ではなく半導体デバイスの内部を通過するようにウェハ
ー・バーンイン用電源配線を形成することとしたもので
ある。
に、本発明は、ウェハー・バーンイン用電源配線を櫛状
ではなく格子状に形成し、あるいはスクライブレーン上
ではなく半導体デバイスの内部を通過するようにウェハ
ー・バーンイン用電源配線を形成することとしたもので
ある。
【０００８】具体的には、請求項１の発明は、ウェハー
の上に形成された複数個の半導体デバイスと、バーンイ
ンのための電源電圧及び接地電圧がそれぞれ供与される
外部電源電圧パッド及び外部接地電圧パッドと、前記複
数個の半導体デバイスに共通にかつ格子状に前記ウェハ
ーの上に形成されかつ前記外部電源電圧パッドに接続さ
れたウェハー・バーンイン用電源電圧配線と、前記複数
個の半導体デバイスに共通にかつ格子状に前記ウェハー
の上に形成されかつ前記外部接地電圧パッドに接続され
たウェハー・バーンイン用接地電圧配線とを備えた構成
を採用したものである。
の上に形成された複数個の半導体デバイスと、バーンイ
ンのための電源電圧及び接地電圧がそれぞれ供与される
外部電源電圧パッド及び外部接地電圧パッドと、前記複
数個の半導体デバイスに共通にかつ格子状に前記ウェハ
ーの上に形成されかつ前記外部電源電圧パッドに接続さ
れたウェハー・バーンイン用電源電圧配線と、前記複数
個の半導体デバイスに共通にかつ格子状に前記ウェハー
の上に形成されかつ前記外部接地電圧パッドに接続され
たウェハー・バーンイン用接地電圧配線とを備えた構成
を採用したものである。
【０００９】請求項２の発明は、ウェハーの上に形成さ
れた複数個の半導体デバイスと、バーンインのための電
源電圧及び接地電圧がそれぞれ供与される外部電源電圧
パッド及び外部接地電圧パッドと、前記複数個の半導体
デバイスに共通にかつ前記複数個の半導体デバイスの内
部を通過するように前記ウェハーの上に形成されかつ前
記外部電源電圧パッドに接続されたウェハー・バーンイ
ン用電源電圧配線と、前記複数個の半導体デバイスに共
通にかつ前記複数個の半導体デバイスの内部を通過する
ように前記ウェハーの上に形成されかつ前記外部接地電
圧パッドに接続されたウェハー・バーンイン用接地電圧
配線とを備えた構成を採用したものである。
れた複数個の半導体デバイスと、バーンインのための電
源電圧及び接地電圧がそれぞれ供与される外部電源電圧
パッド及び外部接地電圧パッドと、前記複数個の半導体
デバイスに共通にかつ前記複数個の半導体デバイスの内
部を通過するように前記ウェハーの上に形成されかつ前
記外部電源電圧パッドに接続されたウェハー・バーンイ
ン用電源電圧配線と、前記複数個の半導体デバイスに共
通にかつ前記複数個の半導体デバイスの内部を通過する
ように前記ウェハーの上に形成されかつ前記外部接地電
圧パッドに接続されたウェハー・バーンイン用接地電圧
配線とを備えた構成を採用したものである。
【００１０】請求項３の発明では、前記複数個の半導体
デバイスの各々は、該半導体デバイスの良否検査のため
の電源電圧及び接地電圧がそれぞれ供与される内部電源
電圧パッド及び内部接地電圧パッドと、前記内部電源電
圧パッドに接続された内部電源電圧配線と、前記内部接
地電圧パッドに接続された内部接地電圧配線と、該半導
体デバイスが良品である場合に前記ウェハー・バーンイ
ン用電源電圧配線と前記内部電源電圧配線とを電気的に
接続しかつ前記ウェハー・バーンイン用接地電圧配線と
前記内部接地電圧配線とを電気的に接続するための接続
手段とを備えることとした。
デバイスの各々は、該半導体デバイスの良否検査のため
の電源電圧及び接地電圧がそれぞれ供与される内部電源
電圧パッド及び内部接地電圧パッドと、前記内部電源電
圧パッドに接続された内部電源電圧配線と、前記内部接
地電圧パッドに接続された内部接地電圧配線と、該半導
体デバイスが良品である場合に前記ウェハー・バーンイ
ン用電源電圧配線と前記内部電源電圧配線とを電気的に
接続しかつ前記ウェハー・バーンイン用接地電圧配線と
前記内部接地電圧配線とを電気的に接続するための接続
手段とを備えることとした。
【００１１】また、請求項４の発明では、前記接続手段
は、前記内部電源電圧配線の少なくとも２箇所を前記ウ
ェハー・バーンイン用電源電圧配線と電気的に接続しか
つ前記内部接地電圧配線の少なくとも２箇所を前記ウェ
ハー・バーンイン用電源接地配線と電気的に接続するた
めの手段を備えることとした。
は、前記内部電源電圧配線の少なくとも２箇所を前記ウ
ェハー・バーンイン用電源電圧配線と電気的に接続しか
つ前記内部接地電圧配線の少なくとも２箇所を前記ウェ
ハー・バーンイン用電源接地配線と電気的に接続するた
めの手段を備えることとした。
【００１２】
【作用】請求項１の発明によれば、ウェハー・バーンイ
ン用電源配線を櫛状ではなく格子状に形成したので、従
来とは違って斜め配線が不要になる結果、特殊なマスク
やレチクルを必要としない。
ン用電源配線を櫛状ではなく格子状に形成したので、従
来とは違って斜め配線が不要になる結果、特殊なマスク
やレチクルを必要としない。
【００１３】請求項２の発明によれば、スクライブレー
ン上ではなく半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成したので、ウェハ
ー・バーンインを行なわない従来通りの幅でスクライブ
レーンを構成できる結果、１ウェハーあたりの半導体デ
バイスの取れ数の減少がなくなる。また、ウェハー・バ
ーンイン用電源配線を半導体デバイス内に配置したの
で、該ウェハー・バーンイン用電源配線を残したままで
ダイシングを実施できる。
ン上ではなく半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成したので、ウェハ
ー・バーンインを行なわない従来通りの幅でスクライブ
レーンを構成できる結果、１ウェハーあたりの半導体デ
バイスの取れ数の減少がなくなる。また、ウェハー・バ
ーンイン用電源配線を半導体デバイス内に配置したの
で、該ウェハー・バーンイン用電源配線を残したままで
ダイシングを実施できる。
【００１４】請求項３の発明によれば、半導体デバイス
の良品のみをウェハー・バーンイン用電源配線に電気的
に接続でき、複数個の良品半導体デバイスのバーンイン
をウェハー状態で同時に実施することができる。ウェハ
ー・バーンインの際に、内部に短絡故障箇所を有する半
導体デバイスの不良品がウェハー・バーンイン用電源配
線に電気的に接続されていると、半導体デバイスの良品
へのバーンイン電圧の印加が阻害される。ところが、請
求項３の発明によれば、半導体デバイスの良品にスクリ
ーニングのための十分なバーンイン電圧を印加できる。
の良品のみをウェハー・バーンイン用電源配線に電気的
に接続でき、複数個の良品半導体デバイスのバーンイン
をウェハー状態で同時に実施することができる。ウェハ
ー・バーンインの際に、内部に短絡故障箇所を有する半
導体デバイスの不良品がウェハー・バーンイン用電源配
線に電気的に接続されていると、半導体デバイスの良品
へのバーンイン電圧の印加が阻害される。ところが、請
求項３の発明によれば、半導体デバイスの良品にスクリ
ーニングのための十分なバーンイン電圧を印加できる。
【００１５】請求項４の発明によれば、ウェハー・バー
ンイン用電源電圧配線から半導体デバイスの内部の電源
電圧配線へ流入する電流がウェハー・バーンイン用電源
電圧配線上を分流し、かつ半導体デバイスの内部の接地
電圧配線からウェハー・バーンイン用接地電圧配線へ流
出する電流がウェハー・バーンイン用接地電圧配線上を
分流する。したがって、ウェハー・バーンイン用の電源
電圧配線及び接地電圧配線を細くすることができる。
ンイン用電源電圧配線から半導体デバイスの内部の電源
電圧配線へ流入する電流がウェハー・バーンイン用電源
電圧配線上を分流し、かつ半導体デバイスの内部の接地
電圧配線からウェハー・バーンイン用接地電圧配線へ流
出する電流がウェハー・バーンイン用接地電圧配線上を
分流する。したがって、ウェハー・バーンイン用の電源
電圧配線及び接地電圧配線を細くすることができる。
【００１６】
【実施例】以下、図面を参照しながら、本発明の実施例
に係るウェハー・バーンインを可能にした半導体装置に
ついて説明する。
に係るウェハー・バーンインを可能にした半導体装置に
ついて説明する。
【００１７】（実施例１）図１は、本発明の第１の実施
例に係る半導体装置の構成を示す図である。図１におい
て、１０１はウェハー、１０２，１０３はウェハー・バ
ーンイン用電源パッド、１０４は半導体デバイス、１０
５〜１０８はスクライブレーン上に格子状に形成された
２層のウェハー・バーンイン用電源配線である。２個の
ウェハー・バーンイン用電源パッド１０２，１０３のう
ち、１０２は外部電源電圧パッド、１０３は外部接地電
圧パッドである。ウェハー・バーンイン用電源配線１０
５〜１０８のうち、１０５，１０７は外部電源電圧パッ
ド１０２に接続された電源電圧配線、１０６，１０８は
外部接地電圧パッド１０３に接続された接地電圧配線で
ある。垂直方向の電源電圧配線１０５と水平方向の電源
電圧配線１０７とは半導体デバイス１０４の一隅のスク
ライブレーン上で互いに接続されて、格子状の電源電圧
配線層を構成している。また、垂直方向の接地電圧配線
１０６と水平方向の接地電圧配線１０８とは半導体デバ
イス１０４の他の一隅のスクライブレーン上で互いに接
続されて、格子状の接地電圧配線層を構成している。
例に係る半導体装置の構成を示す図である。図１におい
て、１０１はウェハー、１０２，１０３はウェハー・バ
ーンイン用電源パッド、１０４は半導体デバイス、１０
５〜１０８はスクライブレーン上に格子状に形成された
２層のウェハー・バーンイン用電源配線である。２個の
ウェハー・バーンイン用電源パッド１０２，１０３のう
ち、１０２は外部電源電圧パッド、１０３は外部接地電
圧パッドである。ウェハー・バーンイン用電源配線１０
５〜１０８のうち、１０５，１０７は外部電源電圧パッ
ド１０２に接続された電源電圧配線、１０６，１０８は
外部接地電圧パッド１０３に接続された接地電圧配線で
ある。垂直方向の電源電圧配線１０５と水平方向の電源
電圧配線１０７とは半導体デバイス１０４の一隅のスク
ライブレーン上で互いに接続されて、格子状の電源電圧
配線層を構成している。また、垂直方向の接地電圧配線
１０６と水平方向の接地電圧配線１０８とは半導体デバ
イス１０４の他の一隅のスクライブレーン上で互いに接
続されて、格子状の接地電圧配線層を構成している。
【００１８】図１によれば、外部電源電圧パッド１０２
及び外部接地電圧パッド１０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス１０４の同時バーンインを実施す
ることができる。しかも、図５の従来構成とは違って斜
め配線５０７，５０８がないので、ウェハー・バーンイ
ン用電源配線１０５〜１０８を形成するために特殊なマ
スクやレチクルを必要としない。また、格子状のウェハ
ー・バーンイン用電源配線１０５〜１０８の採用によ
り、櫛状の場合に比べてバーンイン時の各半導体デバイ
ス１０４への印加電圧が均等化される効果もある。
及び外部接地電圧パッド１０３にバーンインのための電
源電圧及び接地電圧をそれぞれ外部から供与すると、複
数個の半導体デバイス１０４の同時バーンインを実施す
ることができる。しかも、図５の従来構成とは違って斜
め配線５０７，５０８がないので、ウェハー・バーンイ
ン用電源配線１０５〜１０８を形成するために特殊なマ
スクやレチクルを必要としない。また、格子状のウェハ
ー・バーンイン用電源配線１０５〜１０８の採用によ
り、櫛状の場合に比べてバーンイン時の各半導体デバイ
ス１０４への印加電圧が均等化される効果もある。
【００１９】（実施例２）図２は、本発明の第２の実施
例に係る半導体装置の構成を示す図である。図２におい
て、２０１はウェハー、２０２，２０３はウェハー・バ
ーンイン用電源パッド、２０４は半導体デバイス、２０
５〜２０８は半導体デバイス２０４の内部を通過するよ
うにかつ格子状に形成された２層のウェハー・バーンイ
ン用電源配線である。２個のウェハー・バーンイン用電
源パッド２０２，２０３のうち、２０２は外部電源電圧
パッド、２０３は外部接地電圧パッドである。ウェハー
・バーンイン用電源配線２０５〜２０８のうち、２０
５，２０７は外部電源電圧パッド２０２に接続された電
源電圧配線、２０６，２０８は外部接地電圧パッド２０
３に接続された接地電圧配線である。垂直方向の電源電
圧配線２０５と水平方向の電源電圧配線２０７とは半導
体デバイス２０４の内部の一隅で互いに接続されて、格
子状の電源電圧配線層を構成している。また、垂直方向
の接地電圧配線２０６と水平方向の接地電圧配線２０８
とは半導体デバイス２０４の内部の他の一隅で互いに接
続されて、格子状の接地電圧配線層を構成している。
例に係る半導体装置の構成を示す図である。図２におい
て、２０１はウェハー、２０２，２０３はウェハー・バ
ーンイン用電源パッド、２０４は半導体デバイス、２０
５〜２０８は半導体デバイス２０４の内部を通過するよ
うにかつ格子状に形成された２層のウェハー・バーンイ
ン用電源配線である。２個のウェハー・バーンイン用電
源パッド２０２，２０３のうち、２０２は外部電源電圧
パッド、２０３は外部接地電圧パッドである。ウェハー
・バーンイン用電源配線２０５〜２０８のうち、２０
５，２０７は外部電源電圧パッド２０２に接続された電
源電圧配線、２０６，２０８は外部接地電圧パッド２０
３に接続された接地電圧配線である。垂直方向の電源電
圧配線２０５と水平方向の電源電圧配線２０７とは半導
体デバイス２０４の内部の一隅で互いに接続されて、格
子状の電源電圧配線層を構成している。また、垂直方向
の接地電圧配線２０６と水平方向の接地電圧配線２０８
とは半導体デバイス２０４の内部の他の一隅で互いに接
続されて、格子状の接地電圧配線層を構成している。
【００２０】図２中の１個の半導体デバイス２０４の内
部構成を図３に示す。図３において、半導体デバイス内
部回路２１２は、基板バイアス発生回路２１１及びその
他の回路（図示せず）と、これらの回路への電源供給の
ための内部電源電圧配線２１３及び内部接地電圧配線２
１４とを有している。内部電源電圧配線２１３は内部電
源電圧パッド２１９に、内部接地電圧配線２１４は内部
接地電圧パッド２２０に、基板バイアス発生回路の出力
信号配線２３１は基板バイアスパッド２２１にそれぞれ
接続されている。図３中の２２２は組み立て用パッドで
あって、他の内部配線２１５が該組み立て用パッド２２
２に接続されている。この内部配線２１５は、ヒューズ
２１６を介してウェハー・バーンイン用電源電圧配線２
０５に、ヒューズ２１７を介してウェハー・バーンイン
用接地電圧配線２０６に、ヒューズ２１８を介して内部
接地電圧パッド２２０にそれぞれ接続されている。２２
３は内部電源電圧パッド２１９とウェハー・バーンイン
用電源電圧配線２０５との間に介在したＮチャネル型Ｍ
ＯＳトランジスタであって、該Ｎチャネル型ＭＯＳトラ
ンジスタ２２３のゲート電極は内部配線２１５に接続さ
れている。２２４は内部接地電圧パッド２２０とウェハ
ー・バーンイン用接地電圧配線２０６との間に介在した
Ｎチャネル型ＭＯＳトランジスタであって、該Ｎチャネ
ル型ＭＯＳトランジスタ２２４のゲート電極は内部配線
２１５に接続されている。
部構成を図３に示す。図３において、半導体デバイス内
部回路２１２は、基板バイアス発生回路２１１及びその
他の回路（図示せず）と、これらの回路への電源供給の
ための内部電源電圧配線２１３及び内部接地電圧配線２
１４とを有している。内部電源電圧配線２１３は内部電
源電圧パッド２１９に、内部接地電圧配線２１４は内部
接地電圧パッド２２０に、基板バイアス発生回路の出力
信号配線２３１は基板バイアスパッド２２１にそれぞれ
接続されている。図３中の２２２は組み立て用パッドで
あって、他の内部配線２１５が該組み立て用パッド２２
２に接続されている。この内部配線２１５は、ヒューズ
２１６を介してウェハー・バーンイン用電源電圧配線２
０５に、ヒューズ２１７を介してウェハー・バーンイン
用接地電圧配線２０６に、ヒューズ２１８を介して内部
接地電圧パッド２２０にそれぞれ接続されている。２２
３は内部電源電圧パッド２１９とウェハー・バーンイン
用電源電圧配線２０５との間に介在したＮチャネル型Ｍ
ＯＳトランジスタであって、該Ｎチャネル型ＭＯＳトラ
ンジスタ２２３のゲート電極は内部配線２１５に接続さ
れている。２２４は内部接地電圧パッド２２０とウェハ
ー・バーンイン用接地電圧配線２０６との間に介在した
Ｎチャネル型ＭＯＳトランジスタであって、該Ｎチャネ
ル型ＭＯＳトランジスタ２２４のゲート電極は内部配線
２１５に接続されている。
【００２１】図２及び図３によれば、ウェハー・バーン
インの実施に先立って半導体デバイス２０４の個別良否
検査を実施するために、内部電源電圧パッド２１９及び
内部接地電圧パッド２２０に検査のための電源電圧及び
接地電圧がそれぞれ外部から供与される。この際、２個
のＮチャネル型ＭＯＳトランジスタ２２３，２２４はい
ずれも非導通状態である。内部電源電圧パッド２１９及
び内部接地電圧パッド２２０に供与された電圧は、内部
電源電圧配線２１３及び内部接地電圧配線２１４を介し
て、基板バイアス発生回路２１１及び半導体デバイス内
部回路２１２のその他の回路に供給される。そして、検
査対象の半導体デバイス２０４が良品であればヒューズ
２１７，２１８が切断され、短絡故障などの不良が発見
されればヒューズ２１６，２１８が切断される。
インの実施に先立って半導体デバイス２０４の個別良否
検査を実施するために、内部電源電圧パッド２１９及び
内部接地電圧パッド２２０に検査のための電源電圧及び
接地電圧がそれぞれ外部から供与される。この際、２個
のＮチャネル型ＭＯＳトランジスタ２２３，２２４はい
ずれも非導通状態である。内部電源電圧パッド２１９及
び内部接地電圧パッド２２０に供与された電圧は、内部
電源電圧配線２１３及び内部接地電圧配線２１４を介し
て、基板バイアス発生回路２１１及び半導体デバイス内
部回路２１２のその他の回路に供給される。そして、検
査対象の半導体デバイス２０４が良品であればヒューズ
２１７，２１８が切断され、短絡故障などの不良が発見
されればヒューズ２１６，２１８が切断される。
【００２２】次に、外部電源電圧パッド２０２及び外部
接地電圧パッド２０３にバーンインのための電源電圧及
び接地電圧をそれぞれ外部から供与する。この際、ヒュ
ーズ２１７，２１８が切断された良品の半導体デバイス
２０４では、２個のＮチャネル型ＭＯＳトランジスタ２
２３，２２４の各々のゲート電極に、ウェハー・バーン
イン用電源電圧配線２０５，２０７からヒューズ２１６
及び内部配線２１５を介して電源電圧が供与される。こ
の結果、該２個のＮチャネル型ＭＯＳトランジスタ２２
３，２２４はいずれも導通状態となり、内部電源電圧配
線２１３は内部電源電圧パッド２１９及び一方のＮチャ
ネル型ＭＯＳトランジスタ２２３を介してウェハー・バ
ーンイン用電源電圧配線２０５に、内部接地電圧配線２
１４は内部接地電圧パッド２２０及び他方のＮチャネル
型ＭＯＳトランジスタ２２４を介してウェハー・バーン
イン用接地電圧配線２０６にそれぞれ電気的に接続され
る。一方、ヒューズ２１６，２１８が切断された不良品
の半導体デバイス２０４では、２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２４の各々のゲート電極に、
ウェハー・バーンイン用接地電圧配線２０６，２０８か
らヒューズ２１７及び内部配線２１５を介して接地電圧
が供与される。この結果、該２個のＮチャネル型ＭＯＳ
トランジスタ２２３，２２４はいずれも非導通状態とな
り、ウェハー・バーンイン用電源電圧配線２０５と内部
電源電圧配線２１３との電気的接続及びウェハー・バー
ンイン用接地電圧配線２０６と内部接地電圧配線２１４
との電気的接続が切断される。
接地電圧パッド２０３にバーンインのための電源電圧及
び接地電圧をそれぞれ外部から供与する。この際、ヒュ
ーズ２１７，２１８が切断された良品の半導体デバイス
２０４では、２個のＮチャネル型ＭＯＳトランジスタ２
２３，２２４の各々のゲート電極に、ウェハー・バーン
イン用電源電圧配線２０５，２０７からヒューズ２１６
及び内部配線２１５を介して電源電圧が供与される。こ
の結果、該２個のＮチャネル型ＭＯＳトランジスタ２２
３，２２４はいずれも導通状態となり、内部電源電圧配
線２１３は内部電源電圧パッド２１９及び一方のＮチャ
ネル型ＭＯＳトランジスタ２２３を介してウェハー・バ
ーンイン用電源電圧配線２０５に、内部接地電圧配線２
１４は内部接地電圧パッド２２０及び他方のＮチャネル
型ＭＯＳトランジスタ２２４を介してウェハー・バーン
イン用接地電圧配線２０６にそれぞれ電気的に接続され
る。一方、ヒューズ２１６，２１８が切断された不良品
の半導体デバイス２０４では、２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２４の各々のゲート電極に、
ウェハー・バーンイン用接地電圧配線２０６，２０８か
らヒューズ２１７及び内部配線２１５を介して接地電圧
が供与される。この結果、該２個のＮチャネル型ＭＯＳ
トランジスタ２２３，２２４はいずれも非導通状態とな
り、ウェハー・バーンイン用電源電圧配線２０５と内部
電源電圧配線２１３との電気的接続及びウェハー・バー
ンイン用接地電圧配線２０６と内部接地電圧配線２１４
との電気的接続が切断される。
【００２３】以上のとおり、本実施例によれば、外部電
源電圧パッド２０２及び外部接地電圧パッド２０３にバ
ーンインのための電源電圧及び接地電圧をそれぞれ外部
から供与すると、複数個の良品半導体デバイス２０４の
みの同時バーンインを実施することができる。しかも、
図５の従来構成とは違って斜め配線５０７，５０８がな
いので、ウェハー・バーンイン用電源配線２０５〜２０
８を形成するために特殊なマスクやレチクルを必要とし
ない。また、格子状のウェハー・バーンイン用電源配線
２０５〜２０８の採用により、櫛状の場合に比べてバー
ンイン時の各半導体デバイス２０４への印加電圧が均等
化される効果もある。更に、スクライブレーン上ではな
く半導体デバイス２０４の内部を通過するようにウェハ
ー・バーンイン用電源配線２０５〜２０８を形成したの
で、１ウェハーあたりの半導体デバイス２０４の取れ数
の減少がなくなり、かつウェハー・バーンイン用電源配
線２０５〜２０８を残したままでダイシングを実施して
も短絡故障の発生確率は低く抑えられる。
源電圧パッド２０２及び外部接地電圧パッド２０３にバ
ーンインのための電源電圧及び接地電圧をそれぞれ外部
から供与すると、複数個の良品半導体デバイス２０４の
みの同時バーンインを実施することができる。しかも、
図５の従来構成とは違って斜め配線５０７，５０８がな
いので、ウェハー・バーンイン用電源配線２０５〜２０
８を形成するために特殊なマスクやレチクルを必要とし
ない。また、格子状のウェハー・バーンイン用電源配線
２０５〜２０８の採用により、櫛状の場合に比べてバー
ンイン時の各半導体デバイス２０４への印加電圧が均等
化される効果もある。更に、スクライブレーン上ではな
く半導体デバイス２０４の内部を通過するようにウェハ
ー・バーンイン用電源配線２０５〜２０８を形成したの
で、１ウェハーあたりの半導体デバイス２０４の取れ数
の減少がなくなり、かつウェハー・バーンイン用電源配
線２０５〜２０８を残したままでダイシングを実施して
も短絡故障の発生確率は低く抑えられる。
【００２４】なお、図３中の３個のヒューズ２１６〜２
１８は、スイッチ又は抵抗体への置き換えが可能であ
る。
１８は、スイッチ又は抵抗体への置き換えが可能であ
る。
【００２５】また、図３の構成は図４のように変形可能
である。図４では、ウェハー・バーンイン時に内部電源
電圧配線２１３をウェハー・バーンイン用電源電圧配線
２０５に電気的に接続するためのＮチャネル型ＭＯＳト
ランジスタ２２５と、同じくウェハー・バーンイン時に
内部接地電圧配線２１４をウェハー・バーンイン用接地
電圧配線２０６に電気的に接続するためのＮチャネル型
ＭＯＳトランジスタ２２６とが付加されている。両Ｎチ
ャネル型ＭＯＳトランジスタ２２５，２２６の各々のゲ
ート電極は、他の２個のＮチャネル型ＭＯＳトランジス
タ２２３，２２４の各々のゲート電極と同様に、内部配
線２１５に接続されている。
である。図４では、ウェハー・バーンイン時に内部電源
電圧配線２１３をウェハー・バーンイン用電源電圧配線
２０５に電気的に接続するためのＮチャネル型ＭＯＳト
ランジスタ２２５と、同じくウェハー・バーンイン時に
内部接地電圧配線２１４をウェハー・バーンイン用接地
電圧配線２０６に電気的に接続するためのＮチャネル型
ＭＯＳトランジスタ２２６とが付加されている。両Ｎチ
ャネル型ＭＯＳトランジスタ２２５，２２６の各々のゲ
ート電極は、他の２個のＮチャネル型ＭＯＳトランジス
タ２２３，２２４の各々のゲート電極と同様に、内部配
線２１５に接続されている。
【００２６】図４によれば、ウェハー・バーンイン用電
源電圧配線２０５から半導体デバイス２０４の内部の電
源電圧配線２１３へ流入する電流がウェハー・バーンイ
ン用電源電圧配線２０５上及び２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２５を分流し、かつ半導体デ
バイス２０４の内部の接地電圧配線２１４からウェハー
・バーンイン用接地電圧配線２０６へ流出する電流が２
個のＮチャネル型ＭＯＳトランジスタ２２４，２２６及
びウェハー・バーンイン用接地電圧配線２０６上を分流
する。したがって、各Ｎチャネル型ＭＯＳトランジスタ
２２３〜２２６のサイズを小さくすることができるとと
もに、ウェハー・バーンイン用の電源電圧配線２０５及
び接地電圧配線２０６を細くすることができ、半導体デ
バイス２０４の小面積化が可能となる。
源電圧配線２０５から半導体デバイス２０４の内部の電
源電圧配線２１３へ流入する電流がウェハー・バーンイ
ン用電源電圧配線２０５上及び２個のＮチャネル型ＭＯ
Ｓトランジスタ２２３，２２５を分流し、かつ半導体デ
バイス２０４の内部の接地電圧配線２１４からウェハー
・バーンイン用接地電圧配線２０６へ流出する電流が２
個のＮチャネル型ＭＯＳトランジスタ２２４，２２６及
びウェハー・バーンイン用接地電圧配線２０６上を分流
する。したがって、各Ｎチャネル型ＭＯＳトランジスタ
２２３〜２２６のサイズを小さくすることができるとと
もに、ウェハー・バーンイン用の電源電圧配線２０５及
び接地電圧配線２０６を細くすることができ、半導体デ
バイス２０４の小面積化が可能となる。
【００２７】なお、図３及び図４に示した半導体デバイ
ス２０４の内部構成は、ウェハー・バーンイン用電源配
線２０５〜２０８を該半導体デバイス２０４の外へ出せ
ば、図１中の半導体デバイス１０４の内部構成として採
用できる。
ス２０４の内部構成は、ウェハー・バーンイン用電源配
線２０５〜２０８を該半導体デバイス２０４の外へ出せ
ば、図１中の半導体デバイス１０４の内部構成として採
用できる。
【００２８】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ウェハー・バーンイン用電源配線を格子状に形成
し、あるいは半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成することとしたの
で、特殊なマスクやレチクルが不要になり、１ウェハー
あたりの半導体デバイスの取れ数が増加し、製造工数の
低減が可能となる。
ば、ウェハー・バーンイン用電源配線を格子状に形成
し、あるいは半導体デバイスの内部を通過するようにウ
ェハー・バーンイン用電源配線を形成することとしたの
で、特殊なマスクやレチクルが不要になり、１ウェハー
あたりの半導体デバイスの取れ数が増加し、製造工数の
低減が可能となる。
【図１】本発明の第１の実施例に係るウェハー状態の半
導体装置の平面図である。
導体装置の平面図である。
【図２】本発明の第２の実施例に係るウェハー状態の半
導体装置の平面図である。
導体装置の平面図である。
【図３】図２中の１個の半導体デバイスの内部構成を示
す回路図である。
す回路図である。
【図４】図３の構成の変形例を示す回路図である。
【図５】従来のウェハー状態の半導体装置の平面図であ
る。
る。
１０１，２０１，５０１ ウェハー １０２，２０２，５０２ 外部電源電圧パッド １０３，２０３，５０３ 外部接地電圧パッド １０４，２０４，５０４ 半導体デバイス １０５，１０７，２０５，２０７，５０５，５０７，５
０８ ウェハー・バーンイン用電源電圧配線 １０６，１０８，２０６，２０８，５０６ ウェハー・
バーンイン用接地電圧配線 ２１１ 基板バイアス発生回路 ２１２ 半導体デバイス内部回路 ２１３ 内部電源電圧配線 ２１４ 内部接地電圧配線 ２１５ 内部配線 ２１６〜２１８ ヒューズ ２１９ 内部電源電圧パッド ２２０ 内部接地電圧パッド ２２１ 基板バイアスパッド ２２２ 組み立て用パッド ２２３〜２２６ Ｎチャネル型ＭＯＳトランジスタ（接
続手段） ２３１ 基板バイアス発生回路の出力信号配線
０８ ウェハー・バーンイン用電源電圧配線 １０６，１０８，２０６，２０８，５０６ ウェハー・
バーンイン用接地電圧配線 ２１１ 基板バイアス発生回路 ２１２ 半導体デバイス内部回路 ２１３ 内部電源電圧配線 ２１４ 内部接地電圧配線 ２１５ 内部配線 ２１６〜２１８ ヒューズ ２１９ 内部電源電圧パッド ２２０ 内部接地電圧パッド ２２１ 基板バイアスパッド ２２２ 組み立て用パッド ２２３〜２２６ Ｎチャネル型ＭＯＳトランジスタ（接
続手段） ２３１ 基板バイアス発生回路の出力信号配線
Claims (4)
- 【請求項１】 ウェハーの上に形成された複数個の半導
体デバイスと、 バーンインのための電源電圧及び接地電圧がそれぞれ供
与される外部電源電圧パッド及び外部接地電圧パッド
と、 前記複数個の半導体デバイスに共通にかつ格子状に前記
ウェハーの上に形成され、かつ前記外部電源電圧パッド
に接続されたウェハー・バーンイン用電源電圧配線と、 前記複数個の半導体デバイスに共通にかつ格子状に前記
ウェハーの上に形成され、かつ前記外部接地電圧パッド
に接続されたウェハー・バーンイン用接地電圧配線とを
備えたことを特徴とする半導体装置。 - 【請求項２】 ウェハーの上に形成された複数個の半導
体デバイスと、 バーンインのための電源電圧及び接地電圧がそれぞれ供
与される外部電源電圧パッド及び外部接地電圧パッド
と、 前記複数個の半導体デバイスに共通にかつ前記複数個の
半導体デバイスの内部を通過するように前記ウェハーの
上に形成され、かつ前記外部電源電圧パッドに接続され
たウェハー・バーンイン用電源電圧配線と、 前記複数個の半導体デバイスに共通にかつ前記複数個の
半導体デバイスの内部を通過するように前記ウェハーの
上に形成され、かつ前記外部接地電圧パッドに接続され
たウェハー・バーンイン用接地電圧配線とを備えたこと
を特徴とする半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記複数個の半導体デバイスの各々は、 該半導体デバイスの良否検査のための電源電圧及び接地
電圧がそれぞれ供与される内部電源電圧パッド及び内部
接地電圧パッドと、 前記内部電源電圧パッドに接続された内部電源電圧配線
と、 前記内部接地電圧パッドに接続された内部接地電圧配線
と、 該半導体デバイスが良品である場合に、前記ウェハー・
バーンイン用電源電圧配線と前記内部電源電圧配線とを
電気的に接続し、かつ前記ウェハー・バーンイン用接地
電圧配線と前記内部接地電圧配線とを電気的に接続する
ための接続手段とを備えたことを特徴とする半導体装
置。 - 【請求項４】 請求項３記載の半導体装置において、 前記接続手段は、前記内部電源電圧配線の少なくとも２
箇所を前記ウェハー・バーンイン用電源電圧配線と電気
的に接続し、かつ前記内部接地電圧配線の少なくとも２
箇所を前記ウェハー・バーンイン用電源接地配線と電気
的に接続するための手段を備えたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160211A JPH0917832A (ja) | 1995-06-27 | 1995-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160211A JPH0917832A (ja) | 1995-06-27 | 1995-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917832A true JPH0917832A (ja) | 1997-01-17 |
Family
ID=15710159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7160211A Pending JPH0917832A (ja) | 1995-06-27 | 1995-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917832A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340895B1 (en) | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| US6413113B2 (en) | 1999-07-14 | 2002-07-02 | Aehr Test Systems | Kinematic coupling |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US7802141B2 (en) | 2004-03-05 | 2010-09-21 | Denso Corporation | Semiconductor device having one-chip microcomputer and over-voltage application testing method |
-
1995
- 1995-06-27 JP JP7160211A patent/JPH0917832A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340895B1 (en) | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| US6413113B2 (en) | 1999-07-14 | 2002-07-02 | Aehr Test Systems | Kinematic coupling |
| US6556032B2 (en) | 1999-07-14 | 2003-04-29 | Aehr Test Systems | Wafer-burn-in and test employing detachable cartridge |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US6682945B2 (en) | 1999-07-14 | 2004-01-27 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US7088117B2 (en) | 1999-07-14 | 2006-08-08 | Aehr Test System | Wafer burn-in and test employing detachable cartridge |
| US7541822B2 (en) | 1999-07-14 | 2009-06-02 | Aehr Test Systems | Wafer burn-in and text employing detachable cartridge |
| US7619428B2 (en) | 1999-07-14 | 2009-11-17 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US7928754B2 (en) | 1999-07-14 | 2011-04-19 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US7802141B2 (en) | 2004-03-05 | 2010-09-21 | Denso Corporation | Semiconductor device having one-chip microcomputer and over-voltage application testing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040123 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040416 |