JPH05121705A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05121705A JPH05121705A JP3280082A JP28008291A JPH05121705A JP H05121705 A JPH05121705 A JP H05121705A JP 3280082 A JP3280082 A JP 3280082A JP 28008291 A JP28008291 A JP 28008291A JP H05121705 A JPH05121705 A JP H05121705A
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】本発明は、互いに分離された素子形成層を有す
るＳＯＩ基板を用いた半導体装置に関し、ＳＯＩ基板の
絶縁層上の素子形成層と絶縁層との熱膨張係数の差によ
る熱歪みの影響が素子形成層の素子領域層に及ばないよ
うにすることにより素子特性の向上を図ることができる
半導体装置を提供することを目的とする。 【構成】絶縁層１３上に互いに分離して形成された半導
体層からなる複数の素子形成層１７を有する半導体装置
において、前記素子形成層１７内の導電型領域層21ａ，
21ｂは、前記素子形成層１７の周辺部の側面から 幅（Ｗｄ）＝素子形成層の厚さ（ｔ） の領域よりも内側の素子領域層１７に形成されているこ
とを含み構成する。
るＳＯＩ基板を用いた半導体装置に関し、ＳＯＩ基板の
絶縁層上の素子形成層と絶縁層との熱膨張係数の差によ
る熱歪みの影響が素子形成層の素子領域層に及ばないよ
うにすることにより素子特性の向上を図ることができる
半導体装置を提供することを目的とする。 【構成】絶縁層１３上に互いに分離して形成された半導
体層からなる複数の素子形成層１７を有する半導体装置
において、前記素子形成層１７内の導電型領域層21ａ，
21ｂは、前記素子形成層１７の周辺部の側面から 幅（Ｗｄ）＝素子形成層の厚さ（ｔ） の領域よりも内側の素子領域層１７に形成されているこ
とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しく言えば、互いに分離された素子形成層を有する
ＳＯＩ基板を用いた半導体装置に関する。
に詳しく言えば、互いに分離された素子形成層を有する
ＳＯＩ基板を用いた半導体装置に関する。
【０００２】
【従来の技術】従来例の、下地の絶縁層に達する溝によ
り分離された素子形成層を有するＳＯＩ基板を用いた半
導体装置の製造方法について図５を参照しつつ説明す
る。
り分離された素子形成層を有するＳＯＩ基板を用いた半
導体装置の製造方法について図５を参照しつつ説明す
る。
【０００３】まず、張り合わせ法により作成された素子
分離領域５２を形成すべき領域の絶縁層２上のSi層を選
択的に除去して絶縁層２に達する溝４１を形成し、互い
に分離されたSi層からなる素子形成層６を有するＳＯＩ
基板３を作成する。
分離領域５２を形成すべき領域の絶縁層２上のSi層を選
択的に除去して絶縁層２に達する溝４１を形成し、互い
に分離されたSi層からなる素子形成層６を有するＳＯＩ
基板３を作成する。
【０００４】次いで、溝４１内の素子形成層６の側面を
酸化した後、埋込み部材５を埋め込む。続いて、表面に
突出する埋込み部材５を研磨により除去して平坦化した
後、露出する埋込み部材５を酸化し、絶縁膜４を形成す
る。
酸化した後、埋込み部材５を埋め込む。続いて、表面に
突出する埋込み部材５を研磨により除去して平坦化した
後、露出する埋込み部材５を酸化し、絶縁膜４を形成す
る。
【０００５】その後、通常の工程により、素子形成層６
にゲート絶縁膜８，ゲート電極９，ソース／ドレイン
（Ｓ／Ｄ）領域層10ａ，10ｂ及びＳ／Ｄ電極11ａ，11ｂ
等を形成すると、ＭＯＳＦＥＴが作成される。
にゲート絶縁膜８，ゲート電極９，ソース／ドレイン
（Ｓ／Ｄ）領域層10ａ，10ｂ及びＳ／Ｄ電極11ａ，11ｂ
等を形成すると、ＭＯＳＦＥＴが作成される。
【０００６】
【発明が解決しようとする課題】ところで、上記のＭＯ
ＳＦＥＴのリーク電流が大きくなる場合があり、問題と
なっている。
ＳＦＥＴのリーク電流が大きくなる場合があり、問題と
なっている。
【０００７】本願発明者の調査によれば、この原因は、
溝４１を形成後、素子形成層６と絶縁層２との熱膨張係
数の差により熱歪みが生じて、素子形成層６に結晶欠陥
を発生させ、これがＳ／Ｄ領域層10ａ，10ｂのｐｎ接合
を貫通することによると推定される。
溝４１を形成後、素子形成層６と絶縁層２との熱膨張係
数の差により熱歪みが生じて、素子形成層６に結晶欠陥
を発生させ、これがＳ／Ｄ領域層10ａ，10ｂのｐｎ接合
を貫通することによると推定される。
【０００８】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、ＳＯＩ基板の絶縁層上の素子
形成層と絶縁層との熱膨張係数の差による熱歪みの影響
が素子形成層の素子領域層に及ばないようにすることに
より素子特性の向上を図ることができる半導体装置の提
供を目的とする。
て創作されたものであり、ＳＯＩ基板の絶縁層上の素子
形成層と絶縁層との熱膨張係数の差による熱歪みの影響
が素子形成層の素子領域層に及ばないようにすることに
より素子特性の向上を図ることができる半導体装置の提
供を目的とする。
【０００９】
【課題を解決するための手段】上記課題は、第１に、絶
縁層上に互いに分離して形成された半導体層からなる複
数の素子形成層を有する半導体装置において、前記素子
形成層内の導電型領域層は、前記素子形成層の周辺部の
側面から 幅（Ｗｄ）＝素子形成層の厚さ（ｔ） の領域よりも内側の素子領域層に形成されていることを
特徴とする半導体装置によって達成され、第２に、前記
導電型領域層はＦＥＴのソース／ドレイン領域層である
ことを特徴とする第１の発明に記載の半導体装置によっ
て達成され、第３に、前記導電型領域層はバイポーラト
ランジスタのベース領域層又はエミッタ領域層であるこ
とを特徴とする第１の発明に記載の半導体装置によって
達成される。
縁層上に互いに分離して形成された半導体層からなる複
数の素子形成層を有する半導体装置において、前記素子
形成層内の導電型領域層は、前記素子形成層の周辺部の
側面から 幅（Ｗｄ）＝素子形成層の厚さ（ｔ） の領域よりも内側の素子領域層に形成されていることを
特徴とする半導体装置によって達成され、第２に、前記
導電型領域層はＦＥＴのソース／ドレイン領域層である
ことを特徴とする第１の発明に記載の半導体装置によっ
て達成され、第３に、前記導電型領域層はバイポーラト
ランジスタのベース領域層又はエミッタ領域層であるこ
とを特徴とする第１の発明に記載の半導体装置によって
達成される。
【００１０】
【作 用】図３は、本願発明者の実験結果について説明
する図で、ＳＯＩ基板１４の素子形成層１７の厚さ
（ｔ）に対する素子形成層１７の側面を基準とする結晶
欠陥の発生領域の幅（Ｗｄ）について調査したものであ
る。
する図で、ＳＯＩ基板１４の素子形成層１７の厚さ
（ｔ）に対する素子形成層１７の側面を基準とする結晶
欠陥の発生領域の幅（Ｗｄ）について調査したものであ
る。
【００１１】調査は、張り合わせ法により作成されたSi
基体（半導体基体）１２／SiO2層（絶縁層）１３／Si層
を有するＳＯＩ基板の絶縁層１３上の（１００）面を有
するSi層をエッチングして、溝２９により分離された、
５μｍ×１０μｍの直方体のSi層からなる素子形成層１
７について行った。
基体（半導体基体）１２／SiO2層（絶縁層）１３／Si層
を有するＳＯＩ基板の絶縁層１３上の（１００）面を有
するSi層をエッチングして、溝２９により分離された、
５μｍ×１０μｍの直方体のSi層からなる素子形成層１
７について行った。
【００１２】結晶欠陥は、ライトエッチ液で１分間エッ
チングした後、金属顕微鏡にて観察を行った。図４によ
れば、素子形成層１７の厚さ（ｔ）と、素子形成層１７
の側面からの結晶欠陥の発生領域の幅（Ｗｄ）との間
に、 Ｗｄ＝ｔ なる相関関係があることが判明した。即ち、底辺部30ｅ
〜30ｈで発生した欠陥が（ｈｋｌ）＝（１１０），（１
０１），（１-1０），（１０-1）面（（ｈｋｌ）はミラ
ー指数であり、数字の前の負の符号は主軸を負の点で横
切る平面を示す。以下、同様の表現方法を用いる。）に
沿って成長していることを示している。なお、絶縁層１
３と素子形成層１７とが接触する角部30ａ〜30ｄで発生
した結晶欠陥は、 Ｗｄ＝ｔ／√２ の相関関係で示すように、（１１１），（１-1１），
（１-1-1），（１１-1）面に沿って成長しているものと
考えられる。
チングした後、金属顕微鏡にて観察を行った。図４によ
れば、素子形成層１７の厚さ（ｔ）と、素子形成層１７
の側面からの結晶欠陥の発生領域の幅（Ｗｄ）との間
に、 Ｗｄ＝ｔ なる相関関係があることが判明した。即ち、底辺部30ｅ
〜30ｈで発生した欠陥が（ｈｋｌ）＝（１１０），（１
０１），（１-1０），（１０-1）面（（ｈｋｌ）はミラ
ー指数であり、数字の前の負の符号は主軸を負の点で横
切る平面を示す。以下、同様の表現方法を用いる。）に
沿って成長していることを示している。なお、絶縁層１
３と素子形成層１７とが接触する角部30ａ〜30ｄで発生
した結晶欠陥は、 Ｗｄ＝ｔ／√２ の相関関係で示すように、（１１１），（１-1１），
（１-1-1），（１１-1）面に沿って成長しているものと
考えられる。
【００１３】従って、素子形成層１７の周辺部の側面か
ら幅Ｗｄよりも内側の素子領域層54ａに導電型領域層、
例えばＦＥＴのＳ／Ｄ領域層やバイポーラトランジスタ
のベース領域層又はエミッタ領域層を形成すれば、結晶
欠陥がｐｎ接合を貫通するのを防止することができる。
ら幅Ｗｄよりも内側の素子領域層54ａに導電型領域層、
例えばＦＥＴのＳ／Ｄ領域層やバイポーラトランジスタ
のベース領域層又はエミッタ領域層を形成すれば、結晶
欠陥がｐｎ接合を貫通するのを防止することができる。
【００１４】
【実施例】（１）第１及び第２の実施例 図１（ａ）は、ＳＯＩ基板を用いて作成された、本発明
の第１の実施例に係るＭＯＳＦＥＴについて説明する断
面図である。
の第１の実施例に係るＭＯＳＦＥＴについて説明する断
面図である。
【００１５】図３は、ＳＯＩ基板１４について説明する
斜視図で、図中符号１２はSiからなる半導体基体、１３
は半導体基体１２上の膜厚約２μｍのSiO2膜からなる絶
縁層、１７は下地の絶縁層１３に達する溝２９により互
いに分離された、縦５μｍ×横１０μｍ×膜厚（ｔ）約
１．５μｍの直方体のｐ型のSi層からなる素子形成層
で、（１００）の結晶面が上部表面に露出している。絶
縁層１３と接する側の素子形成層１７の底辺部30ｅ〜30
ｈから斜め上方に生じる結晶欠陥を避けるため、トラン
ジスタの導電型領域層、例えばＳ／Ｄ領域層などは素子
形成層１７の側面から幅Ｗｄ＝ｔ（約１．５μｍ）より
も内側の素子領域層54ａに形成される。
斜視図で、図中符号１２はSiからなる半導体基体、１３
は半導体基体１２上の膜厚約２μｍのSiO2膜からなる絶
縁層、１７は下地の絶縁層１３に達する溝２９により互
いに分離された、縦５μｍ×横１０μｍ×膜厚（ｔ）約
１．５μｍの直方体のｐ型のSi層からなる素子形成層
で、（１００）の結晶面が上部表面に露出している。絶
縁層１３と接する側の素子形成層１７の底辺部30ｅ〜30
ｈから斜め上方に生じる結晶欠陥を避けるため、トラン
ジスタの導電型領域層、例えばＳ／Ｄ領域層などは素子
形成層１７の側面から幅Ｗｄ＝ｔ（約１．５μｍ）より
も内側の素子領域層54ａに形成される。
【００１６】図１（ａ）は、このようなＳＯＩ基板１４
を用いて作成された、本発明の第１の実施例に係るＭＯ
ＳＦＥＴについて説明する断面図である。図中符号15ａ
は溝２９内に露出する素子形成層１７の側面に形成され
たSiO2膜からなる絶縁膜、１６は溝２９内に埋め込まれ
たポリシリコン膜からなる埋込み部材、15ｂは溝２９内
に露出する埋込み部材１６の表面に形成されたSiO2膜か
らなる絶縁膜で、以上が素子分離領域５５を構成する。
を用いて作成された、本発明の第１の実施例に係るＭＯ
ＳＦＥＴについて説明する断面図である。図中符号15ａ
は溝２９内に露出する素子形成層１７の側面に形成され
たSiO2膜からなる絶縁膜、１６は溝２９内に埋め込まれ
たポリシリコン膜からなる埋込み部材、15ｂは溝２９内
に露出する埋込み部材１６の表面に形成されたSiO2膜か
らなる絶縁膜で、以上が素子分離領域５５を構成する。
【００１７】また、１９は素子領域層54ａに形成された
膜厚約２００ÅのSiO2膜からなるゲート絶縁膜、２０は
ゲート絶縁膜１９上のポリシリコン膜からなるゲート電
極、21ａ，21ｂはゲート電極２０の両側の素子形成層１
７に形成されたｎ型のＳ／Ｄ領域層（導電型領域層）、
22ａ，22ｂはゲート電極２０等を被覆するSiO2膜からな
る絶縁膜１８のコンタクトホールを介してＳ／Ｄ領域層
21ａ，21ｂと接続するＡｌ膜からなるＳ／Ｄ電極であ
る。
膜厚約２００ÅのSiO2膜からなるゲート絶縁膜、２０は
ゲート絶縁膜１９上のポリシリコン膜からなるゲート電
極、21ａ，21ｂはゲート電極２０の両側の素子形成層１
７に形成されたｎ型のＳ／Ｄ領域層（導電型領域層）、
22ａ，22ｂはゲート電極２０等を被覆するSiO2膜からな
る絶縁膜１８のコンタクトホールを介してＳ／Ｄ領域層
21ａ，21ｂと接続するＡｌ膜からなるＳ／Ｄ電極であ
る。
【００１８】以上のように、本発明の第１の実施例によ
れば、素子形成層１７の厚さ（ｔ）と、素子形成層１７
の側面から幅（Ｗｄ）が、 Ｗｄ＝ｔ の領域よりも内側の素子領域層54ａにＳ／Ｄ領域層21
ａ，21ｂを形成しているので、図４に示すように、絶縁
層１３と素子形成層１７とが接触する底辺部30e 〜30h
で発生した結晶欠陥が、（１１０），（１０１），（１
-1０），（１０-1）面に沿って成長しても、結晶欠陥が
Ｓ／Ｄ領域層21ａ，21ｂのｐｎ接合を貫通するのを防止
することができる。これにより、Ｓ／Ｄ領域層21ａ，21
ｂのリーク電流の小さい等特性の向上したＭＯＳＦＥＴ
を作成することができる。
れば、素子形成層１７の厚さ（ｔ）と、素子形成層１７
の側面から幅（Ｗｄ）が、 Ｗｄ＝ｔ の領域よりも内側の素子領域層54ａにＳ／Ｄ領域層21
ａ，21ｂを形成しているので、図４に示すように、絶縁
層１３と素子形成層１７とが接触する底辺部30e 〜30h
で発生した結晶欠陥が、（１１０），（１０１），（１
-1０），（１０-1）面に沿って成長しても、結晶欠陥が
Ｓ／Ｄ領域層21ａ，21ｂのｐｎ接合を貫通するのを防止
することができる。これにより、Ｓ／Ｄ領域層21ａ，21
ｂのリーク電流の小さい等特性の向上したＭＯＳＦＥＴ
を作成することができる。
【００１９】なお、図１（ｂ）に示す本発明の第２の実
施例のように、予め素子形成層１７の側面から幅（Ｗ
ｄ）の領域に選択酸化により絶縁膜２３を形成しておく
ことにより、素子領域５４が明確になり、製造が容易と
なる。
施例のように、予め素子形成層１７の側面から幅（Ｗ
ｄ）の領域に選択酸化により絶縁膜２３を形成しておく
ことにより、素子領域５４が明確になり、製造が容易と
なる。
【００２０】また、第１の実施例では、素子形成層１７
として（１００）の結晶面が上部表面に露出しているSi
層を用いているが、他の結晶面のSi層を用いても本発明
を適用することができる。
として（１００）の結晶面が上部表面に露出しているSi
層を用いているが、他の結晶面のSi層を用いても本発明
を適用することができる。
【００２１】次に、上記のＭＯＳＦＥＴの作成方法につ
いて図３，図１（ａ）を参照しながら説明する。まず、
図３に示すように、張り合わせ／研磨法により、Si基体
（半導体基体）１２／膜厚約２μｍのSiO2層（絶縁層）
１３／膜厚（ｔ）約１．５μｍのｐ型のSi層を有する基
板を作成する。次いで、Ｃｌ2 系の反応ガスを用いたド
ライエッチングにより、素子分離領域５５とすべき領域
のSi層を選択的に除去して絶縁層１３に達する幅約１μ
ｍの帯状の溝２９を格子状に形成し、互いに分離され
た、直方体状のSi層からなる素子形成層１７を形成す
る。これにより、ＳＯＩ基板１４が完成する。
いて図３，図１（ａ）を参照しながら説明する。まず、
図３に示すように、張り合わせ／研磨法により、Si基体
（半導体基体）１２／膜厚約２μｍのSiO2層（絶縁層）
１３／膜厚（ｔ）約１．５μｍのｐ型のSi層を有する基
板を作成する。次いで、Ｃｌ2 系の反応ガスを用いたド
ライエッチングにより、素子分離領域５５とすべき領域
のSi層を選択的に除去して絶縁層１３に達する幅約１μ
ｍの帯状の溝２９を格子状に形成し、互いに分離され
た、直方体状のSi層からなる素子形成層１７を形成す
る。これにより、ＳＯＩ基板１４が完成する。
【００２２】次いで、図１（ａ）に示すように、溝２９
内に露出する素子形成層１７の側面を酸化した後、溝２
９内にポリシリコン膜からなる埋込み部材１６を埋め込
む。続いて、表面に突出する埋込み部材１６を研磨によ
り除去して平坦化した後、露出する埋込み部材１６を酸
化し、SiO2膜からなる絶縁膜15ａを形成する。
内に露出する素子形成層１７の側面を酸化した後、溝２
９内にポリシリコン膜からなる埋込み部材１６を埋め込
む。続いて、表面に突出する埋込み部材１６を研磨によ
り除去して平坦化した後、露出する埋込み部材１６を酸
化し、SiO2膜からなる絶縁膜15ａを形成する。
【００２３】次に、素子領域層54ａの表面に膜厚約２０
０ÅのSiO2膜からなるゲート絶縁膜１９を形成した後、
ポリシリコン膜をパターニングしてゲート絶縁膜１９上
にゲート電極２０を形成する。
０ÅのSiO2膜からなるゲート絶縁膜１９を形成した後、
ポリシリコン膜をパターニングしてゲート絶縁膜１９上
にゲート電極２０を形成する。
【００２４】次いで、ゲート電極２０の両側の素子領域
層54ａにゲート電極２０をマスクとして砒素をイオン注
入し、ｎ型のＳ／Ｄ領域層21ａ，21ｂを形成した後、ゲ
ート電極２０及び素子形成層１７の表面を被覆してSiO2
膜からなる絶縁膜１８を形成する。
層54ａにゲート電極２０をマスクとして砒素をイオン注
入し、ｎ型のＳ／Ｄ領域層21ａ，21ｂを形成した後、ゲ
ート電極２０及び素子形成層１７の表面を被覆してSiO2
膜からなる絶縁膜１８を形成する。
【００２５】その後、Ｓ／Ｄ領域層21ａ，21ｂ上の絶縁
膜１８にコンタクトホールを形成した後、コンタクトホ
ールを介してＳ／Ｄ領域層21ａ，21ｂと接続するＳ／Ｄ
電極22ａ，22ｂを形成すると、ＭＯＳＦＥＴが完成す
る。
膜１８にコンタクトホールを形成した後、コンタクトホ
ールを介してＳ／Ｄ領域層21ａ，21ｂと接続するＳ／Ｄ
電極22ａ，22ｂを形成すると、ＭＯＳＦＥＴが完成す
る。
【００２６】（２）第３及び第４の実施例 図２（ａ）は、図３に示すＳＯＩ基板１４を用いて作成
された、本発明の第３の実施例に係るバイポーラトラン
ジスタについて説明する断面図である。
された、本発明の第３の実施例に係るバイポーラトラン
ジスタについて説明する断面図である。
【００２７】図中符号17ａは絶縁層１３上に形成された
ｎ型の素子形成層、２４は下地の絶縁層１３との界面の
ｎ型の素子形成層17ａに形成された高濃度のｎ型不純物
が導入された低抵抗の埋込み層で、コレクタ領域層２６
とコレクタ引出し領域層２５とを接続している。２５は
高濃度のｎ型不純物が導入された低抵抗の引出し領域層
で、コレクタ電極31ａと埋込み層２４とを接続してい
る。２６はｎ型の素子形成層17ａをそのまま用いたコレ
クタ領域層、２７はコレクタ領域層２６内のｐ型のベー
ス領域層、２８はベース領域２７内であって、素子形成
層17ａの周辺部の側面から幅Ｗｄよりも内側の素子領域
層54ａに形成されたｎ型のエミッタ領域層（導電型領域
層）である。31ａ〜31ｃは、素子形成層17ａの表面を被
覆する絶縁膜１８のコンタクトホールを介してそれぞれ
引出し領域層２５，ベース領域層２７及びエミッタ領域
層２８と接続するＡｌ膜からなるコレクタ電極，ベース
電極及びエミッタ電極である。なお、図中図１（ａ）と
同じ符号で示すものは図１（ａ）と同じものを示す。
ｎ型の素子形成層、２４は下地の絶縁層１３との界面の
ｎ型の素子形成層17ａに形成された高濃度のｎ型不純物
が導入された低抵抗の埋込み層で、コレクタ領域層２６
とコレクタ引出し領域層２５とを接続している。２５は
高濃度のｎ型不純物が導入された低抵抗の引出し領域層
で、コレクタ電極31ａと埋込み層２４とを接続してい
る。２６はｎ型の素子形成層17ａをそのまま用いたコレ
クタ領域層、２７はコレクタ領域層２６内のｐ型のベー
ス領域層、２８はベース領域２７内であって、素子形成
層17ａの周辺部の側面から幅Ｗｄよりも内側の素子領域
層54ａに形成されたｎ型のエミッタ領域層（導電型領域
層）である。31ａ〜31ｃは、素子形成層17ａの表面を被
覆する絶縁膜１８のコンタクトホールを介してそれぞれ
引出し領域層２５，ベース領域層２７及びエミッタ領域
層２８と接続するＡｌ膜からなるコレクタ電極，ベース
電極及びエミッタ電極である。なお、図中図１（ａ）と
同じ符号で示すものは図１（ａ）と同じものを示す。
【００２８】以上のように、本発明の第３の実施例によ
れば、素子形成層17ａの厚さ（ｔ）と、素子形成層17ａ
の側面から幅（Ｗｄ）、 Ｗｄ＝ｔ よりも内側の素子領域層54ａにエミッタ領域層２８を形
成しているので、図４に示すように、絶縁層１３と素子
形成層17ａとが接触する周辺部30e 〜30h で発生した結
晶欠陥が、（１１０），（１０１），（１-1０），（１
０-1）面に沿って成長しても、結晶欠陥がエミッタ領域
層２８のｐｎ接合を貫通するのを防止することができ
る。これにより、エミッタ／ベース接合のリーク電流の
小さいバイポーラトランジスタを作成することができ
る。
れば、素子形成層17ａの厚さ（ｔ）と、素子形成層17ａ
の側面から幅（Ｗｄ）、 Ｗｄ＝ｔ よりも内側の素子領域層54ａにエミッタ領域層２８を形
成しているので、図４に示すように、絶縁層１３と素子
形成層17ａとが接触する周辺部30e 〜30h で発生した結
晶欠陥が、（１１０），（１０１），（１-1０），（１
０-1）面に沿って成長しても、結晶欠陥がエミッタ領域
層２８のｐｎ接合を貫通するのを防止することができ
る。これにより、エミッタ／ベース接合のリーク電流の
小さいバイポーラトランジスタを作成することができ
る。
【００２９】なお、第３の実施例では、エミッタ領域層
２８を素子領域層54ａの内側に形成しているが、用途に
より、図２（ｂ）に示す第４の実施例のように、ベース
領域層（導電型領域層）27ａも素子領域５４又は素子領
域層54ａの内側に形成することにより、エミッタ／ベー
ス接合とともにコレクタ／ベース接合もリーク電流の小
さいバイポーラトランジスタを作成することができる。
２８を素子領域層54ａの内側に形成しているが、用途に
より、図２（ｂ）に示す第４の実施例のように、ベース
領域層（導電型領域層）27ａも素子領域５４又は素子領
域層54ａの内側に形成することにより、エミッタ／ベー
ス接合とともにコレクタ／ベース接合もリーク電流の小
さいバイポーラトランジスタを作成することができる。
【００３０】
【発明の効果】上述したように、本発明の半導体装置の
製造方法においては、素子形成層の厚さ（ｔ）と素子形
成層の周辺部の側面からの結晶欠陥の発生領域の幅（Ｗ
ｄ）との間に、 Ｗｄ＝ｔ なる相関関係がある。
製造方法においては、素子形成層の厚さ（ｔ）と素子形
成層の周辺部の側面からの結晶欠陥の発生領域の幅（Ｗ
ｄ）との間に、 Ｗｄ＝ｔ なる相関関係がある。
【００３１】従って、素子形成層の周辺部の側面からＷ
ｄ＞ｔの領域に拡散層、例えばＦＥＴのＳ／Ｄ領域層や
バイポーラトランジスタのベース領域層又はエミッタ領
域層を形成すれば、結晶欠陥がｐｎ接合を貫通するのを
防止することができる。これにより、特性の向上した半
導体装置を提供することができる。
ｄ＞ｔの領域に拡散層、例えばＦＥＴのＳ／Ｄ領域層や
バイポーラトランジスタのベース領域層又はエミッタ領
域層を形成すれば、結晶欠陥がｐｎ接合を貫通するのを
防止することができる。これにより、特性の向上した半
導体装置を提供することができる。
【図１】本発明の第１及び第２の実施例のＭＯＳＦＥＴ
について説明する断面図である。
について説明する断面図である。
【図２】本発明の第３及び第４の実施例のバイポーラト
ランジスタについて説明する断面図である。
ランジスタについて説明する断面図である。
【図３】本発明の第１〜第４の実施例に係るＳＯＩ基板
について説明する斜視図である。
について説明する斜視図である。
【図４】本発明の作用について説明する結晶欠陥発生領
域幅（Ｗｄ）と素子形成層の厚さ（ｔ）との相関関係を
示す図である。
域幅（Ｗｄ）と素子形成層の厚さ（ｔ）との相関関係を
示す図である。
【図５】従来例のＭＯＳＦＥＴについて説明する断面図
である。
である。
１２ 半導体基体、 １３，15ａ，15ｂ，１８，２３ 絶縁膜、 １４ ＳＯＩ基板、 １６ 埋込み部材、 １７，17ａ 素子形成層、 １９ ゲート絶縁膜、 ２０ ゲート電極、 21ａ，21ｂ Ｓ／Ｄ領域層、 22ａ，22ｂ Ｓ／Ｄ電極、 ２４ 埋込み領域層、 ２５ 引き出し領域層、 ２６ コレクタ領域層、 ２７ ベース領域層、 27ａ ベース領域層（導電型領域層）、 ２８ エミッタ領域層（導電型領域層）、 ２９ 溝、 30ａ〜30ｂ 角部、 31ａ コレクタ電極、 31ｂ ベース電極、 31ｃ エミッタ電極、 ５３ 素子形成領域、 ５４ 素子領域、 ５５ 素子分離領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｒ
Claims (3)
- 【請求項１】 絶縁層上に互いに分離して形成された半
導体層からなる複数の素子形成層を有する半導体装置に
おいて、前記素子形成層内の導電型領域層は、前記素子
形成層の周辺部の側面から 幅（Ｗｄ）＝素子形成層の厚さ（ｔ） の領域よりも内側の素子領域層に形成されていることを
特徴とする半導体装置。 - 【請求項２】 前記導電型領域層はＦＥＴのソース／ド
レイン領域層であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記導電型領域層はバイポーラトランジ
スタのベース領域層又はエミッタ領域層であることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280082A JPH05121705A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280082A JPH05121705A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121705A true JPH05121705A (ja) | 1993-05-18 |
Family
ID=17620063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280082A Pending JPH05121705A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180147A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device |
| JPS63305529A (ja) * | 1987-06-05 | 1988-12-13 | Nippon Telegr & Teleph Corp <Ntt> | 基板およびその製造方法 |
| JPH03101248A (ja) * | 1989-09-14 | 1991-04-26 | Fujitsu Ltd | 半導体装置 |
| JPH03244738A (ja) * | 1990-02-21 | 1991-10-31 | Asahi Chem Ind Co Ltd | 自重受け金具の縦フランジ押え金物 |
-
1991
- 1991-10-25 JP JP3280082A patent/JPH05121705A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180147A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |