JPH07245400A - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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- JPH07245400A JPH07245400A JP6036873A JP3687394A JPH07245400A JP H07245400 A JPH07245400 A JP H07245400A JP 6036873 A JP6036873 A JP 6036873A JP 3687394 A JP3687394 A JP 3687394A JP H07245400 A JPH07245400 A JP H07245400A
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- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】Ｕ−ＭＯＳ ＦＥＴのトレンチ３１の内部表面
３２と基板１１上に形成するゲ−ト絶縁膜を、熱酸化に
より形成する第一の酸化膜４１と、ＣＶＤ法による第二
の酸化膜４２の二層構造により構成する。 【効果】ゲ−ト絶縁膜を、二層構造とすることにより、
不純物の拡散領域とその濃度を所望の値としたままで、
ゲ−ト耐圧を向上させることができ、素子の信頼性と歩
留まりを向上させることができる。
３２と基板１１上に形成するゲ−ト絶縁膜を、熱酸化に
より形成する第一の酸化膜４１と、ＣＶＤ法による第二
の酸化膜４２の二層構造により構成する。 【効果】ゲ−ト絶縁膜を、二層構造とすることにより、
不純物の拡散領域とその濃度を所望の値としたままで、
ゲ−ト耐圧を向上させることができ、素子の信頼性と歩
留まりを向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
とその製造方法、特に縦型電解効果型トランジスタのゲ
−ト絶縁膜とその製造方法に関する。
とその製造方法、特に縦型電解効果型トランジスタのゲ
−ト絶縁膜とその製造方法に関する。
【０００２】
【従来の技術】電界効果型トランジスタのうち、特にＭ
ＯＳ ＦＥＴの中の縦型電界効果型トランジスタは、近
年の半導体製造技術や回路設計技術の発展にともない高
耐圧、大電力設計が可能となりパワ−デバイスとしてそ
の地位を確保している。この高耐圧縦型電界効果型トラ
ンジスタの代表的な構造の一つとしてとして、Ｕ字型構
造（以下、Ｕ−ＭＯＳ ＦＥＴと称する）のものがあげ
られる。これは特開平１−１９２１７４号公報や、特開
平４−２２９６６２号公報等に記載されている。このＵ
−ＭＯＳ ＦＥＴは、チャネル形成が縦型であり、基板
上の占有面積が少なく高集積度が得やすいため、今後も
期待できるデバイスの一つである。
ＯＳ ＦＥＴの中の縦型電界効果型トランジスタは、近
年の半導体製造技術や回路設計技術の発展にともない高
耐圧、大電力設計が可能となりパワ−デバイスとしてそ
の地位を確保している。この高耐圧縦型電界効果型トラ
ンジスタの代表的な構造の一つとしてとして、Ｕ字型構
造（以下、Ｕ−ＭＯＳ ＦＥＴと称する）のものがあげ
られる。これは特開平１−１９２１７４号公報や、特開
平４−２２９６６２号公報等に記載されている。このＵ
−ＭＯＳ ＦＥＴは、チャネル形成が縦型であり、基板
上の占有面積が少なく高集積度が得やすいため、今後も
期待できるデバイスの一つである。
【０００３】ここで従来のＵ−ＭＯＳ ＦＥＴのトレン
チ周辺の基本的な構造を、図２を用いて説明する。この
構造としては、Ｎ型の半導体基板１０１上に形成された
Ｎ-型の不純物半導体からなるドレイン領域１０２と、
上記ドレイン領域内に形成されたＰ型不純物からなるベ
−ス領域１０３と、上記ベ−ス領域の上部に形成された
Ｎ- 型の不純物半導体からなるソ−ス領域１０４と、上
記ベ−ス領域を貫きドレイン領域に達するように形成さ
れたトレンチ１０６内に、熱酸化によって形成される酸
化膜１０７を介して、不純物がド−プされたポリシリコ
ンによって形成されるゲ−ト電極１０５より構成され
る。
チ周辺の基本的な構造を、図２を用いて説明する。この
構造としては、Ｎ型の半導体基板１０１上に形成された
Ｎ-型の不純物半導体からなるドレイン領域１０２と、
上記ドレイン領域内に形成されたＰ型不純物からなるベ
−ス領域１０３と、上記ベ−ス領域の上部に形成された
Ｎ- 型の不純物半導体からなるソ−ス領域１０４と、上
記ベ−ス領域を貫きドレイン領域に達するように形成さ
れたトレンチ１０６内に、熱酸化によって形成される酸
化膜１０７を介して、不純物がド−プされたポリシリコ
ンによって形成されるゲ−ト電極１０５より構成され
る。
【０００４】次に従来のＵ−ＭＯＳ ＦＥＴの製造方法
を図３（ａ）〜（ｃ）を用いて説明する。まず、図３
（ａ）の工程は半導体基板上に各層を形成し、各不純物
領域を形成する工程であり、半導体基板２０１上に気相
成長法によってエピタキシャル層２０２（以下、半導体
基板または単に基板）を形成し、Ｎ型のドレイン領域を
形成する。次に半導体基板内のドレイン領域の上部にＰ
型の不純物を導入し、拡散を行いベ−ス領域２０３を形
成する。次に半導体基板内の上記ベ−スの領域の上部に
Ｎ型の不純物を導入し、拡散を行いソ−ス領域２０４を
形成する。
を図３（ａ）〜（ｃ）を用いて説明する。まず、図３
（ａ）の工程は半導体基板上に各層を形成し、各不純物
領域を形成する工程であり、半導体基板２０１上に気相
成長法によってエピタキシャル層２０２（以下、半導体
基板または単に基板）を形成し、Ｎ型のドレイン領域を
形成する。次に半導体基板内のドレイン領域の上部にＰ
型の不純物を導入し、拡散を行いベ−ス領域２０３を形
成する。次に半導体基板内の上記ベ−スの領域の上部に
Ｎ型の不純物を導入し、拡散を行いソ−ス領域２０４を
形成する。
【０００５】続いて図３（ｂ）の工程はフォトレジスト
をマスクとして、半導体基板にトレンチを形成する工程
であり、半導体基板表面に酸化膜２１１を形成し、この
表面にフォトレジストを塗布し、これをトレンチ開口用
にパタ−ニングする。これをマスクとして上記のソ−ス
領域とベ−ス領域を貫き、ドレイン領域まで達するよう
に異方性エッチングにより、トレンチ２１２を形成す
る。
をマスクとして、半導体基板にトレンチを形成する工程
であり、半導体基板表面に酸化膜２１１を形成し、この
表面にフォトレジストを塗布し、これをトレンチ開口用
にパタ−ニングする。これをマスクとして上記のソ−ス
領域とベ−ス領域を貫き、ドレイン領域まで達するよう
に異方性エッチングにより、トレンチ２１２を形成す
る。
【０００６】続いて図３（ｃ）の工程はトレンチの側面
に絶縁膜として酸化膜を形成し、導電体を埋め込む工程
であり、酸化膜２１１を剥離しトレンチ表面及び基板表
面に熱酸化により新たに酸化膜２２１を形成し、これを
ゲ−ト絶縁膜とする。次に、ゲ−ト絶縁膜が形成された
トレンチ内に、不純物が導入されたポリシリコンを導電
体として埋め込み、ゲ−ト電極２２２が形成される。以
上の工程により、Ｕ−ＭＯＳ ＦＥＴのトレンチ部が形
成される。
に絶縁膜として酸化膜を形成し、導電体を埋め込む工程
であり、酸化膜２１１を剥離しトレンチ表面及び基板表
面に熱酸化により新たに酸化膜２２１を形成し、これを
ゲ−ト絶縁膜とする。次に、ゲ−ト絶縁膜が形成された
トレンチ内に、不純物が導入されたポリシリコンを導電
体として埋め込み、ゲ−ト電極２２２が形成される。以
上の工程により、Ｕ−ＭＯＳ ＦＥＴのトレンチ部が形
成される。
【０００７】従来の製造方法によれば、このＵ−ＭＯＳ
ＦＥＴはセル密度、すなわち集積度を上げて、オン抵
抗を低減させるのには有利である。従来の装置のオン抵
抗は１．７ｍΩ／ｃｍ2 程度である。これはトレンチを
深く形成することにより、チャネル領域を大きく形成す
ることができるためである。但し、トレンチを深く形成
すると、トレンチの表面積が増加するためゲ−ト耐圧は
低下する。また、図４は図３（ｃ）に示す、トレンチ２
１２上部のコ−ナ−Ａの部分を拡大して示している。こ
のトレンチ上部のコ−ナ−Ａにおいてソース領域２０４
が鋭角に酸化され、熱酸化により形成された酸化膜２１
１がコーナー突端３０１で薄く形成され、電界の集中が
起こりゲ−ト耐圧が低下する。
ＦＥＴはセル密度、すなわち集積度を上げて、オン抵
抗を低減させるのには有利である。従来の装置のオン抵
抗は１．７ｍΩ／ｃｍ2 程度である。これはトレンチを
深く形成することにより、チャネル領域を大きく形成す
ることができるためである。但し、トレンチを深く形成
すると、トレンチの表面積が増加するためゲ−ト耐圧は
低下する。また、図４は図３（ｃ）に示す、トレンチ２
１２上部のコ−ナ−Ａの部分を拡大して示している。こ
のトレンチ上部のコ−ナ−Ａにおいてソース領域２０４
が鋭角に酸化され、熱酸化により形成された酸化膜２１
１がコーナー突端３０１で薄く形成され、電界の集中が
起こりゲ−ト耐圧が低下する。
【０００８】
【発明が解決しようとする課題】従来のトレンチ内に形
成されるゲ−ト絶縁膜は、摂氏１０００度の酸素雰囲気
中で５０nmの厚さで熱酸化により形成される酸化膜であ
る。しかしながら、トレンチ内の汚染物除去の工程にお
いて、弗酸系のウエット処理により行うために、トレン
チの側面が浸蝕されトレンチ上部のコ−ナ−が鋭角にな
る。さらに、上記の熱酸化によって表面にゲ−ト酸化膜
を形成する際に、トレンチ上部のコ−ナ−は酸化されさ
らに鋭角に形成されてしまう。このためこのコ−ナ−に
おいて、酸化膜が他の部分に比べ薄く形成されてしまう
ため、耐圧が低下してしまう。また、コ−ナ−が鋭角に
形成されているため、この部分へ電界が集中してしまい
ゲ−ト耐圧が低下してしまうという問題点がある。
成されるゲ−ト絶縁膜は、摂氏１０００度の酸素雰囲気
中で５０nmの厚さで熱酸化により形成される酸化膜であ
る。しかしながら、トレンチ内の汚染物除去の工程にお
いて、弗酸系のウエット処理により行うために、トレン
チの側面が浸蝕されトレンチ上部のコ−ナ−が鋭角にな
る。さらに、上記の熱酸化によって表面にゲ−ト酸化膜
を形成する際に、トレンチ上部のコ−ナ−は酸化されさ
らに鋭角に形成されてしまう。このためこのコ−ナ−に
おいて、酸化膜が他の部分に比べ薄く形成されてしまう
ため、耐圧が低下してしまう。また、コ−ナ−が鋭角に
形成されているため、この部分へ電界が集中してしまい
ゲ−ト耐圧が低下してしまうという問題点がある。
【０００９】このコ−ナ−への電界の集中を緩和するた
めに、コ−ナ−の酸化膜に丸みを持たせる目的で、酸化
膜をさらに厚く形成する場合には、熱酸化工程の温度を
上げ、時間をかけることにより可能ではある。しかし、
すでに不純物の拡散領域が形成されている後の工程とな
るので、この熱酸化によりさらに不純物の拡散が行われ
ることとなる。このため、不純物の濃度と領域の制御が
困難となるために、ゲ−ト酸化膜の膜厚は、上記以上に
厚くすることは行われていないのが現状である。また、
不純物の拡散を起こさずに熱酸化により酸化膜を厚く形
成することができたとしても、しきい値電圧等のトラン
ジスタの特性が悪化するため、熱酸化によって形成され
るゲ−ト絶縁膜の膜厚には限界がある。
めに、コ−ナ−の酸化膜に丸みを持たせる目的で、酸化
膜をさらに厚く形成する場合には、熱酸化工程の温度を
上げ、時間をかけることにより可能ではある。しかし、
すでに不純物の拡散領域が形成されている後の工程とな
るので、この熱酸化によりさらに不純物の拡散が行われ
ることとなる。このため、不純物の濃度と領域の制御が
困難となるために、ゲ−ト酸化膜の膜厚は、上記以上に
厚くすることは行われていないのが現状である。また、
不純物の拡散を起こさずに熱酸化により酸化膜を厚く形
成することができたとしても、しきい値電圧等のトラン
ジスタの特性が悪化するため、熱酸化によって形成され
るゲ−ト絶縁膜の膜厚には限界がある。
【００１０】このように、従来のＵ−ＭＯＳ ＦＥＴの
製造方法によれば、トレンチ表面の酸化膜形成工程にお
いて、トレンチ上部のコ−ナ−が鋭角となり、ゲ−ト絶
縁膜が薄く形成されてしまい、ここに電界の集中が起こ
りゲ−ト耐圧が低下するという問題点がある。またゲ−
ト酸化膜を厚く形成すると、その形成の工程において、
不純物領域の不必要な拡散が起こったり、トランジスタ
の特性が悪化するという問題点がある。本発明はこのよ
うな問題点を解決するもので、ゲート耐圧の向上した構
造及び不純物の拡散領域とその濃度を所望の値としたま
まで、ゲ−ト耐圧を向上させる方法を得ることを目的と
する。
製造方法によれば、トレンチ表面の酸化膜形成工程にお
いて、トレンチ上部のコ−ナ−が鋭角となり、ゲ−ト絶
縁膜が薄く形成されてしまい、ここに電界の集中が起こ
りゲ−ト耐圧が低下するという問題点がある。またゲ−
ト酸化膜を厚く形成すると、その形成の工程において、
不純物領域の不必要な拡散が起こったり、トランジスタ
の特性が悪化するという問題点がある。本発明はこのよ
うな問題点を解決するもので、ゲート耐圧の向上した構
造及び不純物の拡散領域とその濃度を所望の値としたま
まで、ゲ−ト耐圧を向上させる方法を得ることを目的と
する。
【００１１】
【課題を解決するための手段】本発明においてはエッチ
ングによりトレンチを形成した後に、トレンチ表面と基
板上に形成するゲ−ト絶縁膜を、熱酸化により形成する
第一の絶縁膜と、気相成長法（以下、ＣＶＤ(Chemical
Vapour Deposition)という）による第二の絶縁膜の二層
構造により構成する電界効果型トランジスタを得るもの
である。。
ングによりトレンチを形成した後に、トレンチ表面と基
板上に形成するゲ−ト絶縁膜を、熱酸化により形成する
第一の絶縁膜と、気相成長法（以下、ＣＶＤ(Chemical
Vapour Deposition)という）による第二の絶縁膜の二層
構造により構成する電界効果型トランジスタを得るもの
である。。
【００１２】この第一の絶縁膜はトレンチ表面に形成
し、従来より短時間で薄く形成し、第二の絶縁膜は第一
の絶縁膜表面に形成し、ＣＶＤによる気相成長によって
低温にて形成する方法を得るものである。
し、従来より短時間で薄く形成し、第二の絶縁膜は第一
の絶縁膜表面に形成し、ＣＶＤによる気相成長によって
低温にて形成する方法を得るものである。
【００１３】
【作用】本発明によれば、Ｕ−ＭＯＳ ＦＥＴとその製
造方法において、従来と同様にエッチングによりトレン
チを形成した後に、トレンチ表面と基板上に形成するゲ
−ト絶縁膜を、熱酸化により形成する第一の絶縁膜と、
ＣＶＤ法による第二の絶縁膜の二層構造により構成す
る。この第一の絶縁膜はトレンチ表面に形成するもので
あり、従来より短時間で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
するものであり、ＣＶＤによる気相成長によって低温に
て形成する。このため第一の絶縁膜同様その製造工程中
において、不純物の不要な拡散を防ぐことができ、ゲー
ト耐圧を向上させることができる。
造方法において、従来と同様にエッチングによりトレン
チを形成した後に、トレンチ表面と基板上に形成するゲ
−ト絶縁膜を、熱酸化により形成する第一の絶縁膜と、
ＣＶＤ法による第二の絶縁膜の二層構造により構成す
る。この第一の絶縁膜はトレンチ表面に形成するもので
あり、従来より短時間で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
するものであり、ＣＶＤによる気相成長によって低温に
て形成する。このため第一の絶縁膜同様その製造工程中
において、不純物の不要な拡散を防ぐことができ、ゲー
ト耐圧を向上させることができる。
【００１４】第一の絶縁膜を短時間で、第二の絶縁膜を
低温でそれぞれ形成することにより、すでに拡散が行わ
れている不純物領域において、不必要な拡散が行われる
ことなく、また、しきい値電圧等トランジスタの特性を
悪化させることなく、ゲ−ト絶縁膜を形成することがで
きる。よって、不純物の拡散領域とその濃度を所望の値
としたままで、ゲ−ト耐圧を向上させることができる。
低温でそれぞれ形成することにより、すでに拡散が行わ
れている不純物領域において、不必要な拡散が行われる
ことなく、また、しきい値電圧等トランジスタの特性を
悪化させることなく、ゲ−ト絶縁膜を形成することがで
きる。よって、不純物の拡散領域とその濃度を所望の値
としたままで、ゲ−ト耐圧を向上させることができる。
【００１５】
【実施例】以下本発明の一実施例の構造及び製造方法に
ついて、図１（ａ）乃至（ｄ）を用いて説明する。
ついて、図１（ａ）乃至（ｄ）を用いて説明する。
【００１６】図１（ｄ）は本実施例の電界効果型トラン
ジスタを示すもので、単結晶シリコンのＮ型の半導体基
板１１上に形成されたＮ- 型の不純物半導体からなるド
レイン領域１２と、上記ドレイン領域内に形成されたＰ
型不純物からなるベ−ス領域１３と、上記ベ−ス領域の
上部に形成されたＮ- 型の不純物半導体からなるソ−ス
領域１４と、上記ベ−ス領域を貫きドレイン領域に達す
るように形成されたトレンチ３１内に、熱酸化によって
形成される酸化シリコンの第一の絶縁膜４１およびその
上に気相成長によって形成された酸化シリコンの第二の
絶縁膜４２を介して、不純物がド−プされたポリシリコ
ンをトレンチに埋め込み形成されるゲ−ト電極４３より
構成される。
ジスタを示すもので、単結晶シリコンのＮ型の半導体基
板１１上に形成されたＮ- 型の不純物半導体からなるド
レイン領域１２と、上記ドレイン領域内に形成されたＰ
型不純物からなるベ−ス領域１３と、上記ベ−ス領域の
上部に形成されたＮ- 型の不純物半導体からなるソ−ス
領域１４と、上記ベ−ス領域を貫きドレイン領域に達す
るように形成されたトレンチ３１内に、熱酸化によって
形成される酸化シリコンの第一の絶縁膜４１およびその
上に気相成長によって形成された酸化シリコンの第二の
絶縁膜４２を介して、不純物がド−プされたポリシリコ
ンをトレンチに埋め込み形成されるゲ−ト電極４３より
構成される。
【００１７】図１（ａ）の工程は半導体基板上に各層を
形成し、各不純物領域を形成する工程であり、シリコン
半導体基板１１表面にＡｓＨ3 及びＰＨ3 を含むガスを
流し、Ｎ型のエピタキシャル層１２（以下、半導体基板
または単に基板）を成長させる。これをドレイン領域と
する。次にこの層内のベ−ス領域となる半導体基板表面
から１．０μm の深さ部分にＢを５０keV 、１×１０13
atoms/cm2 でイオン注入し、摂氏１１００度、３６０分
で熱拡散を行いベ−ス領域１３を形成する。この熱拡散
によりベ−ス領域は基板表面から深さ０．５μm 〜２．
３μm まで形成される。次にこの層内のソ−ス領域とな
るエピタキシャル層表面から０．２μmの深さ部分にＡ
ｓを４０keV 、２×１０15atoms/cm2 でイオン注入し、
摂氏１０００度、２０分で熱拡散を行いソ−ス領域１４
を形成する。この熱拡散によりソ−ス領域は、基板表面
から０．５μm の深さまで形成される。
形成し、各不純物領域を形成する工程であり、シリコン
半導体基板１１表面にＡｓＨ3 及びＰＨ3 を含むガスを
流し、Ｎ型のエピタキシャル層１２（以下、半導体基板
または単に基板）を成長させる。これをドレイン領域と
する。次にこの層内のベ−ス領域となる半導体基板表面
から１．０μm の深さ部分にＢを５０keV 、１×１０13
atoms/cm2 でイオン注入し、摂氏１１００度、３６０分
で熱拡散を行いベ−ス領域１３を形成する。この熱拡散
によりベ−ス領域は基板表面から深さ０．５μm 〜２．
３μm まで形成される。次にこの層内のソ−ス領域とな
るエピタキシャル層表面から０．２μmの深さ部分にＡ
ｓを４０keV 、２×１０15atoms/cm2 でイオン注入し、
摂氏１０００度、２０分で熱拡散を行いソ−ス領域１４
を形成する。この熱拡散によりソ−ス領域は、基板表面
から０．５μm の深さまで形成される。
【００１８】続いて図１（ｂ）の工程はレジストのパタ
−ンを形成する工程であり、ソ−ス領域１４が形成され
ている半導体基板表面にＬＰＣＶＤ（Low Pressur CVD
）法を用いて酸化膜２１を膜厚６００nmで形成する。
次にこの酸化膜上にフォトレジスト２２を塗布し、トレ
ンチ開口用のパタ−ニングを露光及び現像により行う。
−ンを形成する工程であり、ソ−ス領域１４が形成され
ている半導体基板表面にＬＰＣＶＤ（Low Pressur CVD
）法を用いて酸化膜２１を膜厚６００nmで形成する。
次にこの酸化膜上にフォトレジスト２２を塗布し、トレ
ンチ開口用のパタ−ニングを露光及び現像により行う。
【００１９】続いて図１（ｃ）の工程は半導体基板にト
レンチ３１を形成する工程であり、パタ−ニングされた
フォトレジスト２２をマスクとして、基板上の酸化膜２
１のトリンチ開口の部分を除去する。次に、フォトレジ
スト２２をアッシングにより除去し、基板上の酸化膜を
マスクとして半導体基板にトレンチ３１をエッチング形
成する。このトレンチは、先に形成されているソ−ス領
域及びベ−ス領域を貫き、エピタキシャル層のドレイン
領域に達するように形成する。この工程は異方性ドライ
エッチングにより行い、ＮＦ3 、ＨＢＲ、ＨｅＯ3 の混
合ガスを用いて行う。ここで、トレンチの幅は１μm 、
奥行きは２．５μm 、深さは２．５μmである。よっ
て、トレンチは上記のソ−ス領域１４とベ−ス領域１３
を貫き、ドレイン領域１２まで達する範囲に形成され内
部表面３２が露出するる。
レンチ３１を形成する工程であり、パタ−ニングされた
フォトレジスト２２をマスクとして、基板上の酸化膜２
１のトリンチ開口の部分を除去する。次に、フォトレジ
スト２２をアッシングにより除去し、基板上の酸化膜を
マスクとして半導体基板にトレンチ３１をエッチング形
成する。このトレンチは、先に形成されているソ−ス領
域及びベ−ス領域を貫き、エピタキシャル層のドレイン
領域に達するように形成する。この工程は異方性ドライ
エッチングにより行い、ＮＦ3 、ＨＢＲ、ＨｅＯ3 の混
合ガスを用いて行う。ここで、トレンチの幅は１μm 、
奥行きは２．５μm 、深さは２．５μmである。よっ
て、トレンチは上記のソ−ス領域１４とベ−ス領域１３
を貫き、ドレイン領域１２まで達する範囲に形成され内
部表面３２が露出するる。
【００２０】続いて図１（ｄ）の工程はトレンチにゲ−
ト絶縁膜を形成し、トレンチ内に導電体を埋め込む工程
であり、トレンチ内の汚染物を弗酸系の溶液により除去
し、エピタキシャル層上に形成されている酸化膜を除去
した後、摂氏１０００度、１０分の酸素雰囲気中で、内
部表面３２に膜厚１５nmの第一の絶縁膜４１としてシリ
コン酸化膜を形成する。次に、摂氏４００度、１．３３
×１０4 Paの常圧ＣＶＤ法により、熱酸化により形成さ
れている第一の絶縁膜上に、膜厚１００nmの新たな第二
の絶縁膜４２としてシリコン酸化膜を追加形成する。以
上により、トレンチ内に二層構造を有する絶縁膜４１，
４２が形成される。ここで第二の絶縁膜４２としては、
窒化膜によって形成することも可能である。第二の絶縁
膜を窒化膜で形成する場合、その形成方法としては、酸
化膜４１と同様の温度、気圧にて行う。よってその効果
も酸化膜で形成した場合と特に異なることはない。
ト絶縁膜を形成し、トレンチ内に導電体を埋め込む工程
であり、トレンチ内の汚染物を弗酸系の溶液により除去
し、エピタキシャル層上に形成されている酸化膜を除去
した後、摂氏１０００度、１０分の酸素雰囲気中で、内
部表面３２に膜厚１５nmの第一の絶縁膜４１としてシリ
コン酸化膜を形成する。次に、摂氏４００度、１．３３
×１０4 Paの常圧ＣＶＤ法により、熱酸化により形成さ
れている第一の絶縁膜上に、膜厚１００nmの新たな第二
の絶縁膜４２としてシリコン酸化膜を追加形成する。以
上により、トレンチ内に二層構造を有する絶縁膜４１，
４２が形成される。ここで第二の絶縁膜４２としては、
窒化膜によって形成することも可能である。第二の絶縁
膜を窒化膜で形成する場合、その形成方法としては、酸
化膜４１と同様の温度、気圧にて行う。よってその効果
も酸化膜で形成した場合と特に異なることはない。
【００２１】ここでゲ−ト耐圧としきい値電圧等トラン
ジスタの特性の関係により、熱酸化により形成される第
一の絶縁膜４１である酸化膜の膜厚は、１０nm〜１５nm
が望ましい。これ以上に膜厚が厚い場合は、耐圧は増加
するがオン抵抗が増大し、しきい値電圧が増加してしま
う。またこれ以下に膜厚が薄い場合は、耐圧が極端に減
少してしまう。
ジスタの特性の関係により、熱酸化により形成される第
一の絶縁膜４１である酸化膜の膜厚は、１０nm〜１５nm
が望ましい。これ以上に膜厚が厚い場合は、耐圧は増加
するがオン抵抗が増大し、しきい値電圧が増加してしま
う。またこれ以下に膜厚が薄い場合は、耐圧が極端に減
少してしまう。
【００２２】また常圧ＣＶＤによって形成される第二の
絶縁膜４２である酸化膜の膜厚は、５０nm〜１００nmが
望ましい。しきい値電圧は膜厚５０nmのとき約１．５
Ｖ、膜厚１００nmのとき約１．６Ｖであり、この範囲で
あればしきい値電圧に与える影響は少なく、また耐圧も
高く維持できる。
絶縁膜４２である酸化膜の膜厚は、５０nm〜１００nmが
望ましい。しきい値電圧は膜厚５０nmのとき約１．５
Ｖ、膜厚１００nmのとき約１．６Ｖであり、この範囲で
あればしきい値電圧に与える影響は少なく、また耐圧も
高く維持できる。
【００２３】第二の絶縁膜である酸化膜を形成するため
のＣＶＤは、温度が摂氏３００度〜摂氏４００度の範囲
で、気圧は１．３３×１０3 Pa〜１．３３×１０4 Paの
範囲で行うのが望ましい。温度については、不純物領域
における不純物の拡散を防ぐために極力低温で行うのが
望ましいためであり、気圧については、前記のように不
純物の再拡散を防ぐために極力短時間で行う方が望まし
いので、常圧ＣＶＤにより絶縁膜を短時間で形成する。
但し、ＬＰＣＶＤ法によっても実施が可能であるが、低
温、短時間で絶縁膜を形成するのが望ましいのは前述の
通りである。次に、トレンチ内にＬＰＣＶＤ法により導
電体であるポリシリコンを埋め込み、エッチバックによ
りソ−ス領域の上端の位置までを残して、その上部を除
去する。これにより、トレンチ内にゲ−ト電極４３が形
成される。
のＣＶＤは、温度が摂氏３００度〜摂氏４００度の範囲
で、気圧は１．３３×１０3 Pa〜１．３３×１０4 Paの
範囲で行うのが望ましい。温度については、不純物領域
における不純物の拡散を防ぐために極力低温で行うのが
望ましいためであり、気圧については、前記のように不
純物の再拡散を防ぐために極力短時間で行う方が望まし
いので、常圧ＣＶＤにより絶縁膜を短時間で形成する。
但し、ＬＰＣＶＤ法によっても実施が可能であるが、低
温、短時間で絶縁膜を形成するのが望ましいのは前述の
通りである。次に、トレンチ内にＬＰＣＶＤ法により導
電体であるポリシリコンを埋め込み、エッチバックによ
りソ−ス領域の上端の位置までを残して、その上部を除
去する。これにより、トレンチ内にゲ−ト電極４３が形
成される。
【００２４】以上の工程により、Ｕ−ＭＯＳ ＦＥＴの
トレンチゲ−ト構造が完成する。上記の実施例は半導体
基板上にＮ型のエピタキシャル層を形成する例を示した
が、これに限定されることはなく、上記の実施例とは逆
の導電型のものについても実施が可能である。
トレンチゲ−ト構造が完成する。上記の実施例は半導体
基板上にＮ型のエピタキシャル層を形成する例を示した
が、これに限定されることはなく、上記の実施例とは逆
の導電型のものについても実施が可能である。
【００２５】
【発明の効果】本発明によれば、Ｕ−ＭＯＳ ＦＥＴと
その製造方法において、トレンチ表面と基板上に形成す
るゲ−ト絶縁膜を、熱酸化により形成する第一の絶縁膜
と、ＣＶＤ法による第二の絶縁膜の二層構造により構成
する。この第一の絶縁膜はトレンチ表面に形成するもの
であり、短時間の工程で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
する。これは、ＣＶＤによる気相成長によって低温にて
形成する。このため第一の絶縁膜同様、不純物の不要な
拡散を防ぐことができ、耐圧を向上させることができ
る。以上の工程により、不純物の拡散領域とその濃度を
所望の値としたままで、ゲ−ト耐圧を向上させることが
でき、素子の信頼性を向上させることができる。
その製造方法において、トレンチ表面と基板上に形成す
るゲ−ト絶縁膜を、熱酸化により形成する第一の絶縁膜
と、ＣＶＤ法による第二の絶縁膜の二層構造により構成
する。この第一の絶縁膜はトレンチ表面に形成するもの
であり、短時間の工程で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
する。これは、ＣＶＤによる気相成長によって低温にて
形成する。このため第一の絶縁膜同様、不純物の不要な
拡散を防ぐことができ、耐圧を向上させることができ
る。以上の工程により、不純物の拡散領域とその濃度を
所望の値としたままで、ゲ−ト耐圧を向上させることが
でき、素子の信頼性を向上させることができる。
【図１】実施例の製造方法を説明する断面図。
【図２】従来例の構造を説明する断面図。
【図３】従来例の製造方法を説明する断面図。
【図４】従来例の問題点の一つを説明する断面図。
【符号の説明】 １１… シリコン半導体基板 １２… ドレイン領域 １３… ベ−ス領域 １４… ソ−ス領域 ２１… 酸化膜 ２２ フォトレジスト ３１… トレンチ ４１… 第一の絶縁膜 ４２… 第二の絶縁膜 ４３… ゲ−ト電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３２１ Ｐ
Claims (5)
- 【請求項１】 半導体基板表面上よりその厚さ方向に、
相互に異なる導電型の隣接して形成された少なくとも３
個の不純物領域と、この各不純物領域の一部が露出する
ように前記半導体基板の厚さ方向に形成されたトレンチ
と、このトレンチの内部表面と前記不純物領域の最上部
に形成された絶縁膜と、この絶縁膜を介して前記トレン
チ内に導電体を埋め込み形成されたゲ−ト電極とからな
る電界効果型トランジスタにおいて、 前記絶縁膜はトレンチの内部表面と前記不純物領域の最
上部表面に熱酸化により形成された第一の絶縁膜と、 この第一の絶縁膜表面上に気相成長により形成された第
二の絶縁膜とからなることを特徴とする電界効果型トラ
ンジスタ。 - 【請求項２】 請求項１記載の電界効果型トランジスタ
において、 前記第一の絶縁膜は酸化膜であり膜厚が１０nm以上、１
５nm以下で形成されていることを特徴とする電界効果型
トランジスタ。 - 【請求項３】 請求項１記載の電界効果型トランジスタ
において、 前記第二の絶縁膜は酸化膜であり膜厚が５０nm以上、１
００nm以下で形成されていることを特徴とする電界効果
型トランジスタ。 - 【請求項４】 半導体基板表面上よりその厚さ方向に、
相互に異なる導電型の隣接して少なくとも３個の不純物
領域を形成する工程と、前記各不純物領域の一部が露出
するように前記半導体基板の厚さ方向にトレンチを形成
する工程と、前記トレンチの内部表面と前記不純物領域
の最上部表面に絶縁膜を形成する工程と、前記絶縁膜を
介して前記トレンチ内に導電体を埋め込み、ゲ−ト電極
を形成する工程とからなる電界効果型トランジスタの製
造方法において、 前記絶縁膜を形成する工程は、前記トレンチの内部表面
と前記不純物領域の最上部に熱酸化により第一の絶縁膜
を形成する工程と、 前記第一の絶縁膜表面上に気相成長により第二の絶縁膜
を形成する工程とからなることを特徴とする電界効果型
トランジスタの製造方法。 - 【請求項５】 請求項４記載の電界効果型トランジスタ
の製造方法において、 前記第二の絶縁膜を形成する工程は、摂氏３００度以
上、摂氏４００度以下の温度中の気相成長により行われ
ることを特徴とする電界効果型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036873A JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036873A JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245400A true JPH07245400A (ja) | 1995-09-19 |
Family
ID=12481908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036873A Pending JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245400A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168996B1 (en) | 1997-08-28 | 2001-01-02 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6368920B1 (en) * | 1996-04-10 | 2002-04-09 | Fairchild Semiconductor Corporation | Trench MOS gate device |
| US6847079B2 (en) | 1999-09-13 | 2005-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a stacked gate insulation film and a gate electrode and manufacturing method thereof |
| JP2005333112A (ja) * | 2004-04-21 | 2005-12-02 | Denso Corp | 半導体装置及びその製造方法 |
| JP2007043209A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
| EP1883116A1 (en) * | 2006-07-26 | 2008-01-30 | AMI Semiconductor Belgium BVBA | Semiconductor device with high breakdown voltage and manufacturing method thereof |
| JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
-
1994
- 1994-03-08 JP JP6036873A patent/JPH07245400A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6410959B2 (en) | 1997-08-28 | 2002-06-25 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US9275863B2 (en) | 1997-08-28 | 2016-03-01 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US6720220B2 (en) | 1997-08-28 | 2004-04-13 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US6803281B2 (en) | 1997-08-28 | 2004-10-12 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US8748266B2 (en) | 1997-08-28 | 2014-06-10 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US8354713B2 (en) | 1997-08-28 | 2013-01-15 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US6307231B1 (en) | 1997-08-28 | 2001-10-23 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6168996B1 (en) | 1997-08-28 | 2001-01-02 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6512265B2 (en) | 1997-08-28 | 2003-01-28 | Hitachi, Ltd. | Method of fabricating semiconductor device |
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| US6847079B2 (en) | 1999-09-13 | 2005-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a stacked gate insulation film and a gate electrode and manufacturing method thereof |
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| US7709889B2 (en) | 2006-07-26 | 2010-05-04 | Semiconductor Components Industries, L.L.C. | Semiconductor device with improved breakdown properties and manufacturing method thereof |
| JP2007043209A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
| JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
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