JPH05121865A - セラミツク回路基板 - Google Patents
セラミツク回路基板Info
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- JPH05121865A JPH05121865A JP34387491A JP34387491A JPH05121865A JP H05121865 A JPH05121865 A JP H05121865A JP 34387491 A JP34387491 A JP 34387491A JP 34387491 A JP34387491 A JP 34387491A JP H05121865 A JPH05121865 A JP H05121865A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造工程を複雑化することなく、高精度の
半田付けパッドを有するセラミック回路基板を提供す
る。 【構成】 セラミック外層基板上の、半田濡れ性を有
しない第２導体層上に、半田濡れ性を有する第１導体層
を重ねた半田付けパッド構造を有するセラミック回路基
板。または、セラミック外層基板上の、半田濡れ性を有
する第１導体層の外周を、半田付け部分を残して、半田
濡れ性を有しない第２導体層で覆った半田付けパッド構
造を有するセラミック回路基板。
半田付けパッドを有するセラミック回路基板を提供す
る。 【構成】 セラミック外層基板上の、半田濡れ性を有
しない第２導体層上に、半田濡れ性を有する第１導体層
を重ねた半田付けパッド構造を有するセラミック回路基
板。または、セラミック外層基板上の、半田濡れ性を有
する第１導体層の外周を、半田付け部分を残して、半田
濡れ性を有しない第２導体層で覆った半田付けパッド構
造を有するセラミック回路基板。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器用の各種セラ
ミック回路基板に関し、特に表面導体の半田付けパッド
構造に関する。
ミック回路基板に関し、特に表面導体の半田付けパッド
構造に関する。
【０００２】
【従来の技術】セラミック回路基板上に半田付けパッド
層を形成する方法として、従来は、図３のＡ、Ｂに示す
ようにセラミック基板１０の表面導体１１の一部を保護
体（オーバーコート）１２で覆って、露出した残余の部
分を半田付けパッド層１３としている。保護体に使われ
るのは、ガラス等の絶縁体である。ガラスは導体と焼成
温度が異なっているため、半田付けパッド層を形成する
には、セラミック基板上に導体を印刷焼成した後、その
上にさらにガラスを印刷して焼成している。ガラスは焼
成した導体には濡れ易い為、半田付け部分ににじみ出
し、高精度の半田付けパッド層を形成するのが難しかっ
た。精度の悪い半田付けパッド層は、電子部品を回路基
板に搭載した際、搭載位置のずれ等を起こす原因にな
る。さらに近年、回路基板に搭載されるＩＣパッケージ
や電子部品は、ますます多ピン化、小型化されており、
回路基板の半田付けパッド層は、高密度で高精度が要求
されるが、従来技術ではこれらの要求には応えられなか
った。また、半田付けパッド層を形成する別の方法とし
て、図４に示すようにセラミック２０の上に絶縁体層２
４を積層構造にして、導体２１よりビアホール２３内の
導体を経て表面に必要な寸法の半田付けパッド層２２を
導体で形成する等が行われている。この方法では、高精
度の半田付けパッド層を形成することが可能である。し
かし、製造上、絶縁層形成の工程、及びビアホール形成
に対応するために余分な金型等が必要になるという問題
点を有する。
層を形成する方法として、従来は、図３のＡ、Ｂに示す
ようにセラミック基板１０の表面導体１１の一部を保護
体（オーバーコート）１２で覆って、露出した残余の部
分を半田付けパッド層１３としている。保護体に使われ
るのは、ガラス等の絶縁体である。ガラスは導体と焼成
温度が異なっているため、半田付けパッド層を形成する
には、セラミック基板上に導体を印刷焼成した後、その
上にさらにガラスを印刷して焼成している。ガラスは焼
成した導体には濡れ易い為、半田付け部分ににじみ出
し、高精度の半田付けパッド層を形成するのが難しかっ
た。精度の悪い半田付けパッド層は、電子部品を回路基
板に搭載した際、搭載位置のずれ等を起こす原因にな
る。さらに近年、回路基板に搭載されるＩＣパッケージ
や電子部品は、ますます多ピン化、小型化されており、
回路基板の半田付けパッド層は、高密度で高精度が要求
されるが、従来技術ではこれらの要求には応えられなか
った。また、半田付けパッド層を形成する別の方法とし
て、図４に示すようにセラミック２０の上に絶縁体層２
４を積層構造にして、導体２１よりビアホール２３内の
導体を経て表面に必要な寸法の半田付けパッド層２２を
導体で形成する等が行われている。この方法では、高精
度の半田付けパッド層を形成することが可能である。し
かし、製造上、絶縁層形成の工程、及びビアホール形成
に対応するために余分な金型等が必要になるという問題
点を有する。
【０００３】
【発明が解決しようとする課題】本発明は、以上の欠点
をすべて解消し、製造工程を複雑化することなく、高精
度の半田付けパッドを有するセラミック回路基板を提供
しようとするものである。
をすべて解消し、製造工程を複雑化することなく、高精
度の半田付けパッドを有するセラミック回路基板を提供
しようとするものである。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明者は、セラミック外層基板上の、半田濡れ性
を有しない第２導体層上に、半田濡れ性を有する第１導
体層を重ねた半田付けパッド構造を有するセラミック回
路基板、または、セラミック外層基板上の、半田濡れ性
を有する第１導体層の外周を、半田付け部分を残して、
半田濡れ性を有しない第２導体層で覆った半田付けパッ
ド構造を有するセラミック回路基板を提案した。
に、本発明者は、セラミック外層基板上の、半田濡れ性
を有しない第２導体層上に、半田濡れ性を有する第１導
体層を重ねた半田付けパッド構造を有するセラミック回
路基板、または、セラミック外層基板上の、半田濡れ性
を有する第１導体層の外周を、半田付け部分を残して、
半田濡れ性を有しない第２導体層で覆った半田付けパッ
ド構造を有するセラミック回路基板を提案した。
【０００５】
【実施例】本発明を実施するにあたって、アルミナ、ム
ライト、窒化アルミニウム、低温焼成セラミックス等の
基板材料や、形状、グリーンシートの積層数等を変えて
も、同様の効果を有するので、以下、単層の低温焼成セ
ラミックス基板の例で説明する。
ライト、窒化アルミニウム、低温焼成セラミックス等の
基板材料や、形状、グリーンシートの積層数等を変えて
も、同様の効果を有するので、以下、単層の低温焼成セ
ラミックス基板の例で説明する。
【０００６】実施例１ ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系ガラスとア
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し、半田濡れ性を有しない第２導体層２（図１
参照）としてガラスを３％含んだＡｇ系の導体を印刷し
た。その上に、ガラスを含まない半田濡れ性を有するＡ
ｇ系導体を第１導体層１として印刷して、φ０．５ｍｍ
の半田付けパッドを形成した。このシートを空気中で９
００°Ｃ、２０分間焼成してセラミック回路基板を得
た。焼成後の半田付けパッドの面積は、設計値（φ０．
５ｍｍ）に対して９５〜１０３％と、印刷時のにじみ等
がほとんどなく、良好な寸法精度のものが得られた。
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し、半田濡れ性を有しない第２導体層２（図１
参照）としてガラスを３％含んだＡｇ系の導体を印刷し
た。その上に、ガラスを含まない半田濡れ性を有するＡ
ｇ系導体を第１導体層１として印刷して、φ０．５ｍｍ
の半田付けパッドを形成した。このシートを空気中で９
００°Ｃ、２０分間焼成してセラミック回路基板を得
た。焼成後の半田付けパッドの面積は、設計値（φ０．
５ｍｍ）に対して９５〜１０３％と、印刷時のにじみ等
がほとんどなく、良好な寸法精度のものが得られた。
【０００７】実施例２ ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系ガラスとア
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し（図１参照）、空気中で９００°Ｃ、２０分
間焼成してセラミック基板を得た。その基板に、半田濡
れ性を有しない第２導体層２としてガラス（または酸化
銅、またはガラスと酸化銅）を１０％含んだＣｕ導体を
印刷し、その上に、ガラスを含まない半田濡れ性を有す
るＣｕ系導体を第１導体層１として印刷して、φ０．５
ｍｍの半田付けパッドを形成した。このシートを窒素雰
囲気中で７５０°Ｃ、１０分間焼成してセラミック回路
基板を得た。焼成後の半田付けパッドの面積は、設計値
（φ０．５ｍｍ）に対して９３〜１０２％と、印刷時の
にじみ等がほとんどなく良好な寸法精度のものが得られ
た。
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し（図１参照）、空気中で９００°Ｃ、２０分
間焼成してセラミック基板を得た。その基板に、半田濡
れ性を有しない第２導体層２としてガラス（または酸化
銅、またはガラスと酸化銅）を１０％含んだＣｕ導体を
印刷し、その上に、ガラスを含まない半田濡れ性を有す
るＣｕ系導体を第１導体層１として印刷して、φ０．５
ｍｍの半田付けパッドを形成した。このシートを窒素雰
囲気中で７５０°Ｃ、１０分間焼成してセラミック回路
基板を得た。焼成後の半田付けパッドの面積は、設計値
（φ０．５ｍｍ）に対して９３〜１０２％と、印刷時の
にじみ等がほとんどなく良好な寸法精度のものが得られ
た。
【０００８】実施例３ ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系ガラスとア
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し（図２参照）、空気中で９００°Ｃ、２０分
間焼成してセラミック基板を得た。その基板に、半田濡
れ性を有する第１導体層１としてガラスを含まないＣｕ
導体を印刷し、半田付けパッドに相当するφ０．５ｍｍ
の部分の外周を覆うように、ガラス（または酸化銅、ま
たはガラスと酸化銅）を１０％含んだ半田濡れ性を有し
ないＣｕ導体２を印刷した。このシートを窒素雰囲気中
で７５０°Ｃ、１０分間焼成してセラミック回路基板を
得た。焼成後の半田付けパッドの面積は、設計値（φ
０．５ｍｍ）に対して９２〜１００％と、印刷時のにじ
み等がほとんどなく、良好な寸法精度のものが得られ
た。
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し（図２参照）、空気中で９００°Ｃ、２０分
間焼成してセラミック基板を得た。その基板に、半田濡
れ性を有する第１導体層１としてガラスを含まないＣｕ
導体を印刷し、半田付けパッドに相当するφ０．５ｍｍ
の部分の外周を覆うように、ガラス（または酸化銅、ま
たはガラスと酸化銅）を１０％含んだ半田濡れ性を有し
ないＣｕ導体２を印刷した。このシートを窒素雰囲気中
で７５０°Ｃ、１０分間焼成してセラミック回路基板を
得た。焼成後の半田付けパッドの面積は、設計値（φ
０．５ｍｍ）に対して９２〜１００％と、印刷時のにじ
み等がほとんどなく、良好な寸法精度のものが得られ
た。
【０００９】比較例１ ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系ガラスとア
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し、空気中で９００°Ｃ、２０分間焼成してセ
ラミック基板を得た。その基板に、半田濡れ性を有する
第１導体層１１（図３参照）としてガラスを含まないＣ
ｕ導体を印刷し、窒素雰囲気中で７５０°Ｃ、１０分間
焼成し、半田付けパッドに相当するφ０．５ｍｍの部分
の外周を覆うように、保護ガラス１２を印刷した。この
シートを窒素雰囲気中で６００°Ｃ、１０分間焼成して
セラミック回路基板を得た。形成された半田付けパッド
の面積は、設計値（φ０．５ｍｍ）に対して４２〜９３
％であった。すなわち保護ガラスのにじみによるばらつ
きが大であった。本比較例１は、実施例３と異なり、焼
成後の第１導体層の上に保護ガラスを印刷するので、保
護ガラスのにじみが大きくなるためである。
ルミナよりなるガラスセラミック系のグリーンシート１
０を用意し、空気中で９００°Ｃ、２０分間焼成してセ
ラミック基板を得た。その基板に、半田濡れ性を有する
第１導体層１１（図３参照）としてガラスを含まないＣ
ｕ導体を印刷し、窒素雰囲気中で７５０°Ｃ、１０分間
焼成し、半田付けパッドに相当するφ０．５ｍｍの部分
の外周を覆うように、保護ガラス１２を印刷した。この
シートを窒素雰囲気中で６００°Ｃ、１０分間焼成して
セラミック回路基板を得た。形成された半田付けパッド
の面積は、設計値（φ０．５ｍｍ）に対して４２〜９３
％であった。すなわち保護ガラスのにじみによるばらつ
きが大であった。本比較例１は、実施例３と異なり、焼
成後の第１導体層の上に保護ガラスを印刷するので、保
護ガラスのにじみが大きくなるためである。
【００１０】比較例２ ＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系ガラスとア
ルミナよりなるガラスセラミック系のグリーンシートを
数枚用意し、内層を形成するグリーンシート２０にＡｇ
系導体２１（図４参照）を印刷し、外層を形成するグリ
ーンシート２４には、金型でビア２３を開け、ビアにＡ
ｇ系導体を充填した後、表面にガラスを含まない導体２
２を印刷してφ０．５ｍｍの半田付けパッドを形成し
た。これらのグリーンシートを熱圧着し、空気中で９０
０°Ｃ、２０分間焼成して多層セラミック回路基板を得
た。半田付けパッドの面積は、設計値（φ０．５ｍｍ）
に対して９６〜１０５％で良好であった。表１に実施例
と比較例をまとめて示した。
ルミナよりなるガラスセラミック系のグリーンシートを
数枚用意し、内層を形成するグリーンシート２０にＡｇ
系導体２１（図４参照）を印刷し、外層を形成するグリ
ーンシート２４には、金型でビア２３を開け、ビアにＡ
ｇ系導体を充填した後、表面にガラスを含まない導体２
２を印刷してφ０．５ｍｍの半田付けパッドを形成し
た。これらのグリーンシートを熱圧着し、空気中で９０
０°Ｃ、２０分間焼成して多層セラミック回路基板を得
た。半田付けパッドの面積は、設計値（φ０．５ｍｍ）
に対して９６〜１０５％で良好であった。表１に実施例
と比較例をまとめて示した。
【００１１】
【表１】
【００１２】
【発明の効果】本発明によれば、オーバーコートのにじ
みを生じることがないため、寸法精度の良い半田付けパ
ッドが得られる。また、製造工程を複雑化することな
く、電子機器の小型化・高密度化に寄与することができ
る。
みを生じることがないため、寸法精度の良い半田付けパ
ッドが得られる。また、製造工程を複雑化することな
く、電子機器の小型化・高密度化に寄与することができ
る。
【００１３】
【図１】 実施例１、２の断面図（Ａ）と平面図
（Ｂ）。
（Ｂ）。
【図２】 実施例３の断面図（Ａ）と平面図（Ｂ）。
【図３】 比較例１の断面図（Ａ）と平面図（Ｂ）と保
護体のにじみ（Ｃ）
護体のにじみ（Ｃ）
【図４】 比較例２の断面図（Ａ）と平面図（Ｂ）。
１．．．第一導体層 ２．．．第２導体層 １０．．．セラミック基板 １１．．．導体層 １２．．．オーバーコート層 １３．．．半田付けパッド層 ２０．．．グリーンシート ２１．．．導体層 ２２．．．半田付けパッド層 ２３．．．ビヤホール部 ２４．．．絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原口 哲朗 山口県美祢市大嶺町東分字岩倉2701番１ 株式会社住友金属セラミツクス内
Claims (2)
- 【請求項１】 セラミック外層基板上の、半田濡れ性を
有しない第２導体層上に、半田濡れ性を有する第１導体
層を重ねた半田付けパッド構造を有することを特徴とす
るセラミック回路基板。 - 【請求項２】 セラミック外層基板上の、半田濡れ性を
有する第１導体層の外周を、半田付け部分を残して、半
田濡れ性を有しない第２導体層で覆った半田付けパッド
構造を有することを特徴とするセラミック回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34387491A JPH05121865A (ja) | 1991-10-24 | 1991-10-24 | セラミツク回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34387491A JPH05121865A (ja) | 1991-10-24 | 1991-10-24 | セラミツク回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121865A true JPH05121865A (ja) | 1993-05-18 |
Family
ID=18364909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34387491A Pending JPH05121865A (ja) | 1991-10-24 | 1991-10-24 | セラミツク回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1651020A4 (en) * | 2003-07-02 | 2007-02-21 | Seiko Epson Corp | CAPSULE ELECTRODE, CAPSULATION, DEVICE AND PROCESS FOR COMPONENT MANUFACTURING |
| US8192208B2 (en) | 2010-07-22 | 2012-06-05 | Fujitsu Limited | Electronic part and lead |
| JP2014232767A (ja) * | 2013-05-28 | 2014-12-11 | 京セラ株式会社 | 配線基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586130A (en) * | 1978-12-25 | 1980-06-28 | Hitachi Ltd | Connection of semiconductor element |
| JPS592329A (ja) * | 1982-06-29 | 1984-01-07 | Hitachi Ltd | 半導体集積回路基板の製造方法 |
-
1991
- 1991-10-24 JP JP34387491A patent/JPH05121865A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586130A (en) * | 1978-12-25 | 1980-06-28 | Hitachi Ltd | Connection of semiconductor element |
| JPS592329A (ja) * | 1982-06-29 | 1984-01-07 | Hitachi Ltd | 半導体集積回路基板の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1651020A4 (en) * | 2003-07-02 | 2007-02-21 | Seiko Epson Corp | CAPSULE ELECTRODE, CAPSULATION, DEVICE AND PROCESS FOR COMPONENT MANUFACTURING |
| US8192208B2 (en) | 2010-07-22 | 2012-06-05 | Fujitsu Limited | Electronic part and lead |
| JP2014232767A (ja) * | 2013-05-28 | 2014-12-11 | 京セラ株式会社 | 配線基板 |
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