JPH05121202A - Ｓｍｄ−レジスタ - Google Patents
Ｓｍｄ−レジスタInfo
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- JPH05121202A JPH05121202A JP4095412A JP9541292A JPH05121202A JP H05121202 A JPH05121202 A JP H05121202A JP 4095412 A JP4095412 A JP 4095412A JP 9541292 A JP9541292 A JP 9541292A JP H05121202 A JPH05121202 A JP H05121202A
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- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
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- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
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- H01C1/00—Details
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- H01C1/144—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors the terminals or tapping points being welded or soldered
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- H01C—RESISTORS
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- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
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Abstract
(57)【要約】
【目的】 基体端面に対する端末接点の結合強度を実質
的に改良したＳＭＤ−レジスタおよびその製造方法を提
供することにある。 【構成】 このＳＭＤ−レジスタは、２つの主面２，
３、２つの側面４，５および２つの端面６，７を有する
セラミック基体１と、前記端面に隣接する一方の主面の
両端に設けた２つの接触層８，９と、該主面に設け前記
両接触層と電気的に接触する抵抗層10と、前記基体の端
面を覆い前記接触層と電気的に接触する２つの端末接点
11,12 とからなり、前記端面が粒界破面であることを特
徴とする。
的に改良したＳＭＤ−レジスタおよびその製造方法を提
供することにある。 【構成】 このＳＭＤ−レジスタは、２つの主面２，
３、２つの側面４，５および２つの端面６，７を有する
セラミック基体１と、前記端面に隣接する一方の主面の
両端に設けた２つの接触層８，９と、該主面に設け前記
両接触層と電気的に接触する抵抗層10と、前記基体の端
面を覆い前記接触層と電気的に接触する２つの端末接点
11,12 とからなり、前記端面が粒界破面であることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、２つの主面、２つの側
面および２つの端面を有するセラミック基体と、前記端
面に隣接する一方の主面の両端に設けた２つの接触層
と、該主面に設け、前記両接触層と電気的に接触する抵
抗層と、前記基体の端面を覆い、前記接触層と電気的に
接触する２つの端末接点とからなるＳＭＤ−レジスタに
関するものである。また本発明はＳＭＤ−レジスタの製
造方法に関するものである。
面および２つの端面を有するセラミック基体と、前記端
面に隣接する一方の主面の両端に設けた２つの接触層
と、該主面に設け、前記両接触層と電気的に接触する抵
抗層と、前記基体の端面を覆い、前記接触層と電気的に
接触する２つの端末接点とからなるＳＭＤ−レジスタに
関するものである。また本発明はＳＭＤ−レジスタの製
造方法に関するものである。
【０００２】ＳＭＤは略語で「表面取り付け形装置」を
意味する。従来のレジスタとは違い、ＳＭＤ−レジスタ
（チップレジスタとも言う。）は、リード線を持たな
い。ＳＭＤ−レジスタの端末接点を用いて、いわゆるＰ
ＣＢ（プリント回路板）に比較的簡単な方法ではんだづ
けすることができる。リード線がなく、ＳＭＤ−レジス
タの寸法が小さいことにより、ＳＭＤ−レジスタのＰＣ
Ｂ上での高実装密度を実現することができる。
意味する。従来のレジスタとは違い、ＳＭＤ−レジスタ
（チップレジスタとも言う。）は、リード線を持たな
い。ＳＭＤ−レジスタの端末接点を用いて、いわゆるＰ
ＣＢ（プリント回路板）に比較的簡単な方法ではんだづ
けすることができる。リード線がなく、ＳＭＤ−レジス
タの寸法が小さいことにより、ＳＭＤ−レジスタのＰＣ
Ｂ上での高実装密度を実現することができる。
【０００３】
【従来の技術】上述したＳＭＤ−レジスタそれ自体は、
例えばドイツ国特許３１０４４１９から既知である。こ
のＳＭＤ−レジスタは、アルミナセラミック基体からな
る。かかる基体は焼結したAl2O3 粒の主要相からなり、
粒を一緒に維持するためにガラス状の第２相によって主
として囲まれている。銀または銀／パラジウムの接触層
と抵抗層はスクリーン印刷により基体上に形成される。
あるいは、これらの層をスパッタ法または真空蒸着法の
ような他の金属化処理によって形成することができる。
かかる既知のＳＭＤ−レジスタの端末接点は、浸漬法に
より形成される銀または銀／パラジウム層からなる。該
層は電気メッキ法によるはんだづけ層を備える。あるい
は、端末接点を無電解めっき法により基体の端面に形成
することができる。無電解めっき法においては、NiやAg
塩の水溶液を還元剤と組み合わせて用いて、薄いNi層を
端面上に形成する。
例えばドイツ国特許３１０４４１９から既知である。こ
のＳＭＤ−レジスタは、アルミナセラミック基体からな
る。かかる基体は焼結したAl2O3 粒の主要相からなり、
粒を一緒に維持するためにガラス状の第２相によって主
として囲まれている。銀または銀／パラジウムの接触層
と抵抗層はスクリーン印刷により基体上に形成される。
あるいは、これらの層をスパッタ法または真空蒸着法の
ような他の金属化処理によって形成することができる。
かかる既知のＳＭＤ−レジスタの端末接点は、浸漬法に
より形成される銀または銀／パラジウム層からなる。該
層は電気メッキ法によるはんだづけ層を備える。あるい
は、端末接点を無電解めっき法により基体の端面に形成
することができる。無電解めっき法においては、NiやAg
塩の水溶液を還元剤と組み合わせて用いて、薄いNi層を
端面上に形成する。
【０００４】
【発明が解決しようとする課題】既知のＳＭＤ−レジス
タは、下記の欠点を有する。例えばセラミック基体の端
面に対する端末接点の結合強度は特に不十分であること
が確かめられている。この欠点は、ＳＭＤ−レジスタを
ＰＣＢ上に実装する際に、特に生じる。かかるＰＣＢに
曲げおよび／または振動のような機械的負荷がかかると
きに端末接点と基板の端面との間に破壊が生ずる場合が
ある。これは、ＰＣＢの導体パターンに電気的遮断をも
たらす場合がある。
タは、下記の欠点を有する。例えばセラミック基体の端
面に対する端末接点の結合強度は特に不十分であること
が確かめられている。この欠点は、ＳＭＤ−レジスタを
ＰＣＢ上に実装する際に、特に生じる。かかるＰＣＢに
曲げおよび／または振動のような機械的負荷がかかると
きに端末接点と基板の端面との間に破壊が生ずる場合が
ある。これは、ＰＣＢの導体パターンに電気的遮断をも
たらす場合がある。
【０００５】本発明の目的は、前述した欠点を解消もし
くは軽減することにある。特に本発明は、基体の端面に
対する実質的に改良した結合性を有するＳＭＤ−レジス
タを提供することにある。本発明の他の目的は、端末接
点の基体に対する実質的に改良した結合性を有するＳＭ
Ｄ−レジスタの製造方法を提供することにある。
くは軽減することにある。特に本発明は、基体の端面に
対する実質的に改良した結合性を有するＳＭＤ−レジス
タを提供することにある。本発明の他の目的は、端末接
点の基体に対する実質的に改良した結合性を有するＳＭ
Ｄ−レジスタの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のこれらの目的お
よび他の目的は、前述したタイプのＳＭＤ−レジスタで
端面が粒界破面であることを特徴とするＳＭＤ−レジス
タにより達成される。ここに称する粒界破面は、ほぼ粒
界に沿って延在する破面を意味する。粒内破面の場合、
破面は焼結したセラミック材料の粒子中をほぼ直線上に
延在する。ＳＭＤ−レジスタの製造の際に、比較的大き
なセラミック基体板を切断して細長いストリップを形成
すると前記破面が生じる。このことについては、後述す
る実施例のところで詳細に説明する。
よび他の目的は、前述したタイプのＳＭＤ−レジスタで
端面が粒界破面であることを特徴とするＳＭＤ−レジス
タにより達成される。ここに称する粒界破面は、ほぼ粒
界に沿って延在する破面を意味する。粒内破面の場合、
破面は焼結したセラミック材料の粒子中をほぼ直線上に
延在する。ＳＭＤ−レジスタの製造の際に、比較的大き
なセラミック基体板を切断して細長いストリップを形成
すると前記破面が生じる。このことについては、後述す
る実施例のところで詳細に説明する。
【０００７】また、本発明は、基体が粒界破面を有する
際に、ＳＭＤ−レジスタ基体に対する端末接点の結合が
本質的に改良されるという点に基づいたものである。そ
のような基体は、比較的粗い破面を有する。これは、破
面が焼結した粒子中をほぼ直線上に延在せずに相当な程
度まで粒界に沿って延在することによって生じる。端末
接点を、比較的滑らかな表面よりも上述した粗面の方が
十分に係止することができる。粒内破面に比べて、粒界
破面は、端末接点を係止しうる著しく多くの開孔を有す
る。既知のＳＭＤ−レジスタは、端面がほとんど粒内破
面である基体よりなることが確かめられた。該粒内破面
は、さほど粗くない。その理由は、破面がほとんど粒子
中を直線的に延在するからである。
際に、ＳＭＤ−レジスタ基体に対する端末接点の結合が
本質的に改良されるという点に基づいたものである。そ
のような基体は、比較的粗い破面を有する。これは、破
面が焼結した粒子中をほぼ直線上に延在せずに相当な程
度まで粒界に沿って延在することによって生じる。端末
接点を、比較的滑らかな表面よりも上述した粗面の方が
十分に係止することができる。粒内破面に比べて、粒界
破面は、端末接点を係止しうる著しく多くの開孔を有す
る。既知のＳＭＤ−レジスタは、端面がほとんど粒内破
面である基体よりなることが確かめられた。該粒内破面
は、さほど粗くない。その理由は、破面がほとんど粒子
中を直線的に延在するからである。
【０００８】本発明に関わるＳＭＤ−レジスタの好適例
はセラミック基体がSiO2およびMO（ＭはCa, Srおよび／
またはBaである。）を含有し、SiO2／MOモル比が１〜６
の範囲にあるアルミナ基板であることを特徴とする。
はセラミック基体がSiO2およびMO（ＭはCa, Srおよび／
またはBaである。）を含有し、SiO2／MOモル比が１〜６
の範囲にあるアルミナ基板であることを特徴とする。
【０００９】一般に、アルミナ基板は、ほぼAl2O3 、す
なわち90重量％以上のAl2O3 からなる。また、約96重量
％のAl2O3 分を含有するアルミナ基体をしばしば用い
る。かかる基体はAl2O3 以外に焼結添加剤としてMgO, S
iO2 およびMO（ＭはCa, Srおよび／またはBaである。）
を含有する。Ｍとしては、Caが好ましい。焼結基体にお
いて、上記焼結添加剤は、主として焼結したAl2O3 粒子
間に位置する第２相内に存在する。該第２相は、実質的
にAl2O3 よりなる場合がある。
なわち90重量％以上のAl2O3 からなる。また、約96重量
％のAl2O3 分を含有するアルミナ基体をしばしば用い
る。かかる基体はAl2O3 以外に焼結添加剤としてMgO, S
iO2 およびMO（ＭはCa, Srおよび／またはBaである。）
を含有する。Ｍとしては、Caが好ましい。焼結基体にお
いて、上記焼結添加剤は、主として焼結したAl2O3 粒子
間に位置する第２相内に存在する。該第２相は、実質的
にAl2O3 よりなる場合がある。
【００１０】第２相中でのSiO2とMOのモル比が、セラミ
ック基体の破壊挙動に対して著しく重要であることを本
発明を導く実験で示す。SiO2／MOモル比が、１未満か６
を超える場合には、ほぼ粒内破面が観察される。このこ
とは、セラミック基体への切断処理中に破面に隣接する
Al2O3 粒の最低で30％が破壊されたことを意味する。Si
O2／MOモル比は、好ましくは1.5 〜４の範囲である。そ
の理由は、該モル比において、主として粒界破面が生じ
るからである。この場合、破面に隣接する粒の最低50％
は、そのまま残る。約２のSiO2／MOモル比において破面
がほぼ粒界に沿って延在する。この場合、粒内破断粒子
の数は20％以下である。
ック基体の破壊挙動に対して著しく重要であることを本
発明を導く実験で示す。SiO2／MOモル比が、１未満か６
を超える場合には、ほぼ粒内破面が観察される。このこ
とは、セラミック基体への切断処理中に破面に隣接する
Al2O3 粒の最低で30％が破壊されたことを意味する。Si
O2／MOモル比は、好ましくは1.5 〜４の範囲である。そ
の理由は、該モル比において、主として粒界破面が生じ
るからである。この場合、破面に隣接する粒の最低50％
は、そのまま残る。約２のSiO2／MOモル比において破面
がほぼ粒界に沿って延在する。この場合、粒内破断粒子
の数は20％以下である。
【００１１】ＳＭＤ−レジスタの基板における破面の驚
くべき過程に関する十分な説明は、まだ入手していな
い。特定のSiO2／MO比が、第２相中におけるアノルサイ
ト（CaO・Al2O3・2SiO2 ）の形成に至ることを可能にす
る。この材料の熱膨張係数は、本質的にアルミナのもの
と異なる。この熱膨張係数の差が、第２相と焼結アルミ
ナ粒子間との界面で、ヘアークラックを生じる。アルミ
ナ基体の破面が、粒界に沿って延在するのは、かかるヘ
アークラックの存在によるものと思われる。
くべき過程に関する十分な説明は、まだ入手していな
い。特定のSiO2／MO比が、第２相中におけるアノルサイ
ト（CaO・Al2O3・2SiO2 ）の形成に至ることを可能にす
る。この材料の熱膨張係数は、本質的にアルミナのもの
と異なる。この熱膨張係数の差が、第２相と焼結アルミ
ナ粒子間との界面で、ヘアークラックを生じる。アルミ
ナ基体の破面が、粒界に沿って延在するのは、かかるヘ
アークラックの存在によるものと思われる。
【００１２】本発明に関わるＳＭＤ−レジスタの他の好
適例は、基体の第２相分が６〜１０モル％であることを
特徴とする。基体の第２相分が６〜１０モル％の範囲に
ある場合、高品質の粒界破面が得られる。
適例は、基体の第２相分が６〜１０モル％であることを
特徴とする。基体の第２相分が６〜１０モル％の範囲に
ある場合、高品質の粒界破面が得られる。
【００１３】さらに本発明は、接触層および抵抗層を多
数の第１の平行な破壊溝とこれにほぼ垂直に延在する多
数の第２の平行な破壊溝を備えたセラミック基体板に設
け、しかる後、該基体板を前記第１破壊溝に沿って切断
して破壊操作で形成された破面上に端末接点を備えるス
トリップを形成し、次いで該ストリップを前記第２破壊
溝に沿って切断して、個々のＳＭＤ−レジスタを形成す
ることよりなるＳＭＤ−レジスタの製造方法に関するも
のである。本発明の方法は、基体板をストリップに切断
する処理中に、粒界破面を形成することを特徴とする。
数の第１の平行な破壊溝とこれにほぼ垂直に延在する多
数の第２の平行な破壊溝を備えたセラミック基体板に設
け、しかる後、該基体板を前記第１破壊溝に沿って切断
して破壊操作で形成された破面上に端末接点を備えるス
トリップを形成し、次いで該ストリップを前記第２破壊
溝に沿って切断して、個々のＳＭＤ−レジスタを形成す
ることよりなるＳＭＤ−レジスタの製造方法に関するも
のである。本発明の方法は、基体板をストリップに切断
する処理中に、粒界破面を形成することを特徴とする。
【００１４】多数の第１破壊溝、いわゆるストリップ溝
と、多数の第２破壊溝、いわゆるチップ溝を有するアル
ミナのセラミック基体板は、上述したドイツ国特許３１
０４４１９（図１参照）から既知である。該ドイツ国特
許に記載されているように、破壊溝を基体板の一方の主
面上に形成することができる。あるいは、ストリップ溝
を基体板の一方の主面に形成し、チップ溝を他の主面に
形成した基体板を使用することができる。また、ストリ
ップに端末接点を形成するためには、ドイツ国特許３１
０４４１９に記載された浸漬処理を使用することができ
る。しかし、端末接点の形成はいわゆる無電解めっき処
理により行うのが好ましい。この処理においては、薄い
Ni層をストリップの破面上に、Ni塩と還元剤を含む水溶
液を用いて堆積させる。この無電解めっきNi層を電気め
っき処理により増厚する。その後、はんだづけ層を該Ni
層上に設ける。所要に応じて個々のＳＭＤ−レジスタ
は、抵抗層を十分に覆う被覆層を備えることができる。
本発明の方法により製造したＳＭＤ−レジスタは、基体
の端面に十分結合した端末接点を有する。
と、多数の第２破壊溝、いわゆるチップ溝を有するアル
ミナのセラミック基体板は、上述したドイツ国特許３１
０４４１９（図１参照）から既知である。該ドイツ国特
許に記載されているように、破壊溝を基体板の一方の主
面上に形成することができる。あるいは、ストリップ溝
を基体板の一方の主面に形成し、チップ溝を他の主面に
形成した基体板を使用することができる。また、ストリ
ップに端末接点を形成するためには、ドイツ国特許３１
０４４１９に記載された浸漬処理を使用することができ
る。しかし、端末接点の形成はいわゆる無電解めっき処
理により行うのが好ましい。この処理においては、薄い
Ni層をストリップの破面上に、Ni塩と還元剤を含む水溶
液を用いて堆積させる。この無電解めっきNi層を電気め
っき処理により増厚する。その後、はんだづけ層を該Ni
層上に設ける。所要に応じて個々のＳＭＤ−レジスタ
は、抵抗層を十分に覆う被覆層を備えることができる。
本発明の方法により製造したＳＭＤ−レジスタは、基体
の端面に十分結合した端末接点を有する。
【００１５】本発明方法の好適例は、SiO2およびMO（Ｍ
はCa, Srおよび／またはBaである。) を含有するアルミ
ナのセラミック基体板を使用し、SiO2／MOモル比は、１
〜６の範囲内であることを特徴とする。本発明方法の他
の好適例は、該セラミック基体板が第２相を含有し、そ
の第２相分が６〜１０モル％の範囲内であることを特徴
とする。
はCa, Srおよび／またはBaである。) を含有するアルミ
ナのセラミック基体板を使用し、SiO2／MOモル比は、１
〜６の範囲内であることを特徴とする。本発明方法の他
の好適例は、該セラミック基体板が第２相を含有し、そ
の第２相分が６〜１０モル％の範囲内であることを特徴
とする。
【００１６】
【実施例】次に、本発明を図面を参照して詳細に説明す
る。なお、図中の種々の部品の絶対ならび相対寸法は、
必ずしも正確な寸法で表されているものではない。
る。なお、図中の種々の部品の絶対ならび相対寸法は、
必ずしも正確な寸法で表されているものではない。
【００１７】図１はＳＭＤ−レジスタを示す。該レジス
タは、２つの主面（２，３）、２つの側面（４，５）お
よび２つの端面（６，７）からなるAl2O3 のセラミック
基体（１）よりなる。２つの接触層（８，９）と１つの
抵抗層（10) が基体に設けられる。端面（６，７）は、
端末接点（11, 12) を備える。レーザートリミングによ
り、レジスタを所要の抵抗値に調節する。この操作によ
り、スリット(13)を形成する。
タは、２つの主面（２，３）、２つの側面（４，５）お
よび２つの端面（６，７）からなるAl2O3 のセラミック
基体（１）よりなる。２つの接触層（８，９）と１つの
抵抗層（10) が基体に設けられる。端面（６，７）は、
端末接点（11, 12) を備える。レーザートリミングによ
り、レジスタを所要の抵抗値に調節する。この操作によ
り、スリット(13)を形成する。
【００１８】図２は基体の主面（２，３）および端面
（６，７）に対し横切る方向にとった図１のＳＭＤ−レ
ジスタの縦断面図を示す。図１および図２における同一
参照数字は、ＳＭＤ−レジスタの同一部品を示す。
（６，７）に対し横切る方向にとった図１のＳＭＤ−レ
ジスタの縦断面図を示す。図１および図２における同一
参照数字は、ＳＭＤ−レジスタの同一部品を示す。
【００１９】図示のＳＭＤ−レジスタを厚膜技術により
製造する。すなわち、接触層および抵抗層を、スクリー
ン印刷により形成する。あるいはまた、類似のＳＭＤ−
レジスタは、他の薄膜技術により形成できる。この場
合、前記層をスパッタ法や真空蒸着法により形成する。
後者の場合、抵抗層と接触層を順次設けて、接触層が抵
抗層と基板との間に部分的に位置するようにする。
製造する。すなわち、接触層および抵抗層を、スクリー
ン印刷により形成する。あるいはまた、類似のＳＭＤ−
レジスタは、他の薄膜技術により形成できる。この場
合、前記層をスパッタ法や真空蒸着法により形成する。
後者の場合、抵抗層と接触層を順次設けて、接触層が抵
抗層と基板との間に部分的に位置するようにする。
【００２０】表１は、種々の異なるＳＭＤ−レジスタに
使用する基体の組成を示す。No. １〜５は、本発明によ
る実施例であり、 No.６〜８は比較例である。
使用する基体の組成を示す。No. １〜５は、本発明によ
る実施例であり、 No.６〜８は比較例である。
【００２１】
【表１】
【００２２】表２は、例１〜８の各20試料に施した曲げ
試験の結果を示す。この曲げ試験では、ＳＭＤ−レジス
タの最終品をＰＣＢの上側にはんだづけする。圧力は、
ＰＣＢの底側の中心に施す一方、ＰＣＢの両端を固定す
る。その結果としてＰＣＢは曲げられる。表２の最上欄
に示すＸに関する値は、圧力をかけた位置での２個の固
定点間を結ぶ、仮想線に対するＰＣＢのたわみ量（mm）
を示す。固定点間の距離は、90mmである。
試験の結果を示す。この曲げ試験では、ＳＭＤ−レジス
タの最終品をＰＣＢの上側にはんだづけする。圧力は、
ＰＣＢの底側の中心に施す一方、ＰＣＢの両端を固定す
る。その結果としてＰＣＢは曲げられる。表２の最上欄
に示すＸに関する値は、圧力をかけた位置での２個の固
定点間を結ぶ、仮想線に対するＰＣＢのたわみ量（mm）
を示す。固定点間の距離は、90mmである。
【００２３】表中の縦列に示す数字は、曲げ力をＸ−１
からＸまで増加させたときに、同タイプのＳＭＤ−レジ
スタがいくつ破壊するかを示す。ＳＭＤ−レジスタの目
視検査によって、いつも破壊がレジスタの端末接点とレ
ジスタ−基体の端面との間で生じることがわかった。
からＸまで増加させたときに、同タイプのＳＭＤ−レジ
スタがいくつ破壊するかを示す。ＳＭＤ−レジスタの目
視検査によって、いつも破壊がレジスタの端末接点とレ
ジスタ−基体の端面との間で生じることがわかった。
【００２４】
【表２】
【００２５】表２は、実施例１〜５の端末接点の結合
が、比較例６〜８のものより、一層優れていることを明
確に示す。実施例１〜５のみが、Al2O3 のセラミック基
体中でのSiO2／CaO モル比を１〜６の範囲内に保持す
る。
が、比較例６〜８のものより、一層優れていることを明
確に示す。実施例１〜５のみが、Al2O3 のセラミック基
体中でのSiO2／CaO モル比を１〜６の範囲内に保持す
る。
【００２６】例６〜８の破面は、粒子中（粒内）を直線
上に延在することが、目視検査からわかった。例１〜５
の破面は、粒子境界（粒界）に沿って延在する。
上に延在することが、目視検査からわかった。例１〜５
の破面は、粒子境界（粒界）に沿って延在する。
【００２７】本発明のＳＭＤ−レジスタ製造方法を図３
および図４を参照して説明する。図３Ａは、110 ×80×
0.5 mm3 の寸法を有する焼結したAl2O3 の基体板(21)を
示す。この基体板は、その底部側に多数の第１のＶ字型
平行破壊溝(22)（ストリップ溝）を、また多数の第２の
Ｖ字型平行破壊溝(23)（チップ溝）を備える。これらの
破壊溝(22)と(23)は、互いにほぼ直交して延在し、約0.
1 mmの深さを有する。便宜上、いくつかの破壊溝のみを
図中点線で示す。
および図４を参照して説明する。図３Ａは、110 ×80×
0.5 mm3 の寸法を有する焼結したAl2O3 の基体板(21)を
示す。この基体板は、その底部側に多数の第１のＶ字型
平行破壊溝(22)（ストリップ溝）を、また多数の第２の
Ｖ字型平行破壊溝(23)（チップ溝）を備える。これらの
破壊溝(22)と(23)は、互いにほぼ直交して延在し、約0.
1 mmの深さを有する。便宜上、いくつかの破壊溝のみを
図中点線で示す。
【００２８】図３Ａの基体板(21)の上側に、接触層(24)
をスクリーン印刷により形成する（図４参照）。該接触
層は、例えばAgまたはPd／Agを含有し、850 ℃で１時
間、焼成する。次いで、抵抗層(25)をスクリーン印刷に
より設け、この層も850 ℃で１時間焼成する。該抵抗層
(25)は、接触層(24)と部分的に重なる。次いで、レジス
タの抵抗値をレーザートリミングにより調節する。所要
に応じて、被覆層を接触層と抵抗層にスクリーン印刷に
より設ける。便宜上、６つの接触層と２つの抵抗層のみ
を図４に示すが、これらの層は、図３については図示し
ない。接触層および抵抗層をドイツ国特許３１０４４１
９に記載されているように、基体板の全長にわたって設
けることもできる。
をスクリーン印刷により形成する（図４参照）。該接触
層は、例えばAgまたはPd／Agを含有し、850 ℃で１時
間、焼成する。次いで、抵抗層(25)をスクリーン印刷に
より設け、この層も850 ℃で１時間焼成する。該抵抗層
(25)は、接触層(24)と部分的に重なる。次いで、レジス
タの抵抗値をレーザートリミングにより調節する。所要
に応じて、被覆層を接触層と抵抗層にスクリーン印刷に
より設ける。便宜上、６つの接触層と２つの抵抗層のみ
を図４に示すが、これらの層は、図３については図示し
ない。接触層および抵抗層をドイツ国特許３１０４４１
９に記載されているように、基体板の全長にわたって設
けることもできる。
【００２９】その次に、基体板(21)を破壊溝(22)（スト
リップ溝）において切断して、ストリップ(26)を形成す
る（図３Ｂ参照）。この操作で形成したストリップ破面
(27)に、ＨＦ溶液を用いるエッチング処理を施す。次い
で、薄いNi層を常温での無電解メッキ処理により、破面
上に堆積される。その次に、Niの厚い層を上記第１層上
に電気めっき法により設ける。しかる後、端末接点(11,
12)の形成を完了するために、はんだづけ層をNi層上に
設ける。端末接点(11, 12)を接触層(24)と電気的に接続
する。最後に、ストリップを破壊溝(23)（チップ溝）に
沿って個々のＳＭＤ−レジスタに切断する。図３Ｃにお
いて、これらのレジスタのいくつかを模式的に示す。1.
5 ×3.0 ×0.5 mm3 の寸法を有する合計ほぼ1800個のレ
ジスタを上記Al2O3 基体板から製造できる。
リップ溝）において切断して、ストリップ(26)を形成す
る（図３Ｂ参照）。この操作で形成したストリップ破面
(27)に、ＨＦ溶液を用いるエッチング処理を施す。次い
で、薄いNi層を常温での無電解メッキ処理により、破面
上に堆積される。その次に、Niの厚い層を上記第１層上
に電気めっき法により設ける。しかる後、端末接点(11,
12)の形成を完了するために、はんだづけ層をNi層上に
設ける。端末接点(11, 12)を接触層(24)と電気的に接続
する。最後に、ストリップを破壊溝(23)（チップ溝）に
沿って個々のＳＭＤ−レジスタに切断する。図３Ｃにお
いて、これらのレジスタのいくつかを模式的に示す。1.
5 ×3.0 ×0.5 mm3 の寸法を有する合計ほぼ1800個のレ
ジスタを上記Al2O3 基体板から製造できる。
【００３０】目視検査によれば、本発明に関わるＳＭＤ
−レジスタの端面は、粒界破面であることがわかった。
破面の開孔による端末接点での係止が、既知のレジスタ
と比較して、上記端面の表面粗さにより著しく改良され
ている。破面をＨＦ溶液でエッチングすることにより、
端末接点の端面に対する結合強度をさら改善することが
できる。このエッチング処理において、第２の相がアル
ミナ粒子間から除去される。
−レジスタの端面は、粒界破面であることがわかった。
破面の開孔による端末接点での係止が、既知のレジスタ
と比較して、上記端面の表面粗さにより著しく改良され
ている。破面をＨＦ溶液でエッチングすることにより、
端末接点の端面に対する結合強度をさら改善することが
できる。このエッチング処理において、第２の相がアル
ミナ粒子間から除去される。
【図１】本発明に関わるＳＭＤ−レジスタの斜視図であ
る。
る。
【図２】図１のＳＭＤ−レジスタの縦断面図である。
【図３】本発明の方法における、種々の段階での基体板
の平面図である。
の平面図である。
【図４】本発明方法に使用した基体板の一部の斜視図で
ある。
ある。
１ セラミック基体 ２，３ 基体主面 ４，５ 基体側面 ６，７ 基体端面 ８，９ 接触層 10 抵抗層 11, 12 端末接点 13 スリット 21 基体板 22 ストリップ溝 23 チップ溝 24 接触層 25 抵抗層 26 ストリップ 27 ストリップの破面
Claims (6)
- 【請求項１】 ２つの主面、２つの側面および２つの端
面を有するセラミック基体と、前記端面に隣接する一方
の主面の両端に設けた２つの接触層と、該主面に設け、
前記両接触層と電気的に接触する抵抗層と、前記基体の
端面を覆い、前記接触層と電気的に接触する２つの端末
接点とからなるＳＭＤ−レジスタで、前記端面が粒界破
面であることを特徴とするＳＭＤ−レジスタ。 - 【請求項２】 前記セラミック基体がSiO2およびMO（Ｍ
はCa, Srおよび／またはBaである。) を含有するアルミ
ナ基体であり、SiO2／ MO モル比が１〜６の範囲にある
請求項１記載のＳＭＤ−レジスタ。 - 【請求項３】 前記基体の第２相分が６〜１０モル％範
囲にある請求項２記載のＳＭＤ−レジスタ。 - 【請求項４】 接触層および抵抗層を多数の第１の平行
な破壊溝と、これにほぼ垂直に延在する多数の第２の平
行な破壊溝とを備えたセラミック基体板に設け、次いで
該基体板を、前記第１の破壊溝に沿って切断して、該切
断操作中に生じた破面上に端末接点を備えるストリップ
を形成し、次いで該ストリップを前記第２の破壊溝に沿
って切断して個々のＳＭＤ−レジスタを形成するにあた
り、前記基体板をストリップに切断する処理中に粒界破
面を形成することを特徴とするＳＭＤ−レジスタの製造
方法。 - 【請求項５】 SiO2とMO（ＭはCa, Srおよび／またはBa
である。）を含有し、SiO2／MOモル比が１〜６の範囲に
あるアルミナのセラミック基体板を使用する請求項４記
載の方法。 - 【請求項６】 前記基体板の第２相分が６〜１０モル％
の範囲にある請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91200892 | 1991-04-16 | ||
| NL912008927 | 1991-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121202A true JPH05121202A (ja) | 1993-05-18 |
Family
ID=8207612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095412A Pending JPH05121202A (ja) | 1991-04-16 | 1992-04-15 | Ｓｍｄ−レジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5258738A (ja) |
| EP (1) | EP0509582B1 (ja) |
| JP (1) | JPH05121202A (ja) |
| KR (1) | KR920020741A (ja) |
| DE (1) | DE69213296T2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5699035A (en) * | 1991-12-13 | 1997-12-16 | Symetrix Corporation | ZnO thin-film varistors and method of making the same |
| US5852397A (en) | 1992-07-09 | 1998-12-22 | Raychem Corporation | Electrical devices |
| US5379016A (en) * | 1993-06-03 | 1995-01-03 | E. I. Du Pont De Nemours And Company | Chip resistor |
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| JPH10500255A (ja) | 1994-05-16 | 1998-01-06 | レイケム・コーポレイション | Ｐｔｃ抵抗素子を含む電気デバイス |
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| JP4311421B2 (ja) * | 2006-08-25 | 2009-08-12 | 株式会社日立製作所 | 抵抗調整方法 |
| DE102006060387A1 (de) | 2006-12-20 | 2008-06-26 | Isabellenhütte Heusler Gmbh & Co. Kg | Widerstand, insbesondere SMD-Widerstand, und zugehöriges Herstellungsverfahren |
| JP5417572B2 (ja) * | 2008-02-22 | 2014-02-19 | ヴィシェイ アドバンスト テクノロジーズ リミテッド | チップ抵抗器とその製造方法 |
| KR101089840B1 (ko) * | 2009-04-01 | 2011-12-05 | 삼성전기주식회사 | 회로 기판 모듈 및 그의 제조 방법 |
| JP6373723B2 (ja) * | 2014-10-31 | 2018-08-15 | Koa株式会社 | チップ抵抗器 |
| KR20180057831A (ko) * | 2016-11-23 | 2018-05-31 | 삼성전기주식회사 | 저항 소자 |
| KR20200037511A (ko) * | 2018-10-01 | 2020-04-09 | 삼성전기주식회사 | 바리스터 |
| CN110111960B (zh) * | 2019-06-04 | 2022-04-19 | 广州金陶电子有限公司 | 一种贴片型热敏电阻及其生产方法 |
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| DE3104419C2 (de) * | 1981-02-09 | 1983-06-09 | Draloric Electronic GmbH, 8672 Selb | Verfahren zur Herstellung von Chipwiderständen |
| SE443485B (sv) * | 1982-09-17 | 1986-02-24 | Ericsson Telefon Ab L M | Sett att framstella elektroniska komponenter |
| US4785276A (en) * | 1986-09-26 | 1988-11-15 | General Electric Company | Voltage multiplier varistor |
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-
1992
- 1992-04-07 US US07/864,827 patent/US5258738A/en not_active Expired - Fee Related
- 1992-04-07 EP EP92200979A patent/EP0509582B1/en not_active Expired - Lifetime
- 1992-04-07 DE DE69213296T patent/DE69213296T2/de not_active Expired - Fee Related
- 1992-04-15 JP JP4095412A patent/JPH05121202A/ja active Pending
- 1992-04-15 KR KR1019920006250A patent/KR920020741A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5258738A (en) | 1993-11-02 |
| DE69213296T2 (de) | 1997-03-20 |
| EP0509582A2 (en) | 1992-10-21 |
| DE69213296D1 (de) | 1996-10-10 |
| EP0509582A3 (en) | 1993-05-12 |
| KR920020741A (ko) | 1992-11-21 |
| EP0509582B1 (en) | 1996-09-04 |
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