JPH0512221A - マルチｃｐｕ間データ交換高速化方式 - Google Patents
マルチｃｐｕ間データ交換高速化方式Info
- Publication number
- JPH0512221A JPH0512221A JP3192799A JP19279991A JPH0512221A JP H0512221 A JPH0512221 A JP H0512221A JP 3192799 A JP3192799 A JP 3192799A JP 19279991 A JP19279991 A JP 19279991A JP H0512221 A JPH0512221 A JP H0512221A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- data exchange
- cpus
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 55
- 230000006870 function Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 複数のＣＰＵを有するマルチＣＰＵシステム
において、ＣＰＵ間のデータ交換を高速化する。 【構成】 各々のＣＰＵ１，２，３に従属するメモリ
４，５，６と、ＣＰＵからの入出力命令によりメモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部１３
とから構成される。
において、ＣＰＵ間のデータ交換を高速化する。 【構成】 各々のＣＰＵ１，２，３に従属するメモリ
４，５，６と、ＣＰＵからの入出力命令によりメモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部１３
とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は複数のＣＰＵを有するマ
ルチＣＰＵシステムにおけるマルチＣＰＵ間データ交換
高速化方式に関するものである。
ルチＣＰＵシステムにおけるマルチＣＰＵ間データ交換
高速化方式に関するものである。
【０００２】
【従来の技術】従来のマルチＣＰＵシステムでは、複数
のＣＰＵ間のデータ交換手段として、ローカルエリアネ
ットワークを用いる方式や複数のＣＰＵ間で共通に読み
書きできる共有メモリを使用する方式があった。従来の
マルチＣＰＵ間データ交換方式の一例を図４に示し説明
すると、この図４はＣＰＵが３台のシステムをローカル
エリアネットワークで結合した例である。この図４にお
いて、２１，２２，２３はＣＰＵで、このＣＰＵ２１，
ＣＰＵ２２およびＣＰＵ２３は、各々のＣＰＵだけが読
み書きできるローカルメモリ２４，ローカルメモリ２５
およびローカルメモリ２６を有する。そして、この３台
のＣＰＵ２１，２２，２３はローカルエリアネットワー
ク２７で結合され、データを交換する場合には、送信元
のＣＰＵから送信先のＣＰＵのアドレスを付加した情報
をローカルエリアネットワーク２７に対して送出し、送
信先のＣＰＵで受信する。
のＣＰＵ間のデータ交換手段として、ローカルエリアネ
ットワークを用いる方式や複数のＣＰＵ間で共通に読み
書きできる共有メモリを使用する方式があった。従来の
マルチＣＰＵ間データ交換方式の一例を図４に示し説明
すると、この図４はＣＰＵが３台のシステムをローカル
エリアネットワークで結合した例である。この図４にお
いて、２１，２２，２３はＣＰＵで、このＣＰＵ２１，
ＣＰＵ２２およびＣＰＵ２３は、各々のＣＰＵだけが読
み書きできるローカルメモリ２４，ローカルメモリ２５
およびローカルメモリ２６を有する。そして、この３台
のＣＰＵ２１，２２，２３はローカルエリアネットワー
ク２７で結合され、データを交換する場合には、送信元
のＣＰＵから送信先のＣＰＵのアドレスを付加した情報
をローカルエリアネットワーク２７に対して送出し、送
信先のＣＰＵで受信する。
【０００３】図５は従来のマルチＣＰＵ間データ交換方
式の他の例を示すブロック図で、共有メモリを使用した
場合を示すものである。この図５において図４と同一符
号のものは相当部分を示し、２８は３台のＣＰＵ２１，
ＣＰＵ２２およびＣＰＵ２３から共通に読み書きできる
共有メモリである。そしてＣＰＵ間のデータ交換を実現
する場合には、送信元のＣＰＵが共有メモリ２８に、送
信先のＣＰＵのアドレスを付加した情報を書き込み、送
信先のＣＰＵから読み出す。
式の他の例を示すブロック図で、共有メモリを使用した
場合を示すものである。この図５において図４と同一符
号のものは相当部分を示し、２８は３台のＣＰＵ２１，
ＣＰＵ２２およびＣＰＵ２３から共通に読み書きできる
共有メモリである。そしてＣＰＵ間のデータ交換を実現
する場合には、送信元のＣＰＵが共有メモリ２８に、送
信先のＣＰＵのアドレスを付加した情報を書き込み、送
信先のＣＰＵから読み出す。
【０００４】
【発明が解決しようとする課題】上述した従来のマルチ
ＣＰＵ間データ交換方式において、前者のローカルエリ
アネットワークを用いる場合には、ローカルエリアネッ
トワークのデータ転送速度の制限のため、データ送受信
を高速化できないという課題があった。また、後者の共
有メモリを使用する方式でも、送信元のＣＰＵがローカ
ルメモリから共有メモリへデータを転送する時間と、送
信先のＣＰＵが共有メモリからローカルメモリへデータ
を転送する時間を余分に必要とするという課題があっ
た。
ＣＰＵ間データ交換方式において、前者のローカルエリ
アネットワークを用いる場合には、ローカルエリアネッ
トワークのデータ転送速度の制限のため、データ送受信
を高速化できないという課題があった。また、後者の共
有メモリを使用する方式でも、送信元のＣＰＵがローカ
ルメモリから共有メモリへデータを転送する時間と、送
信先のＣＰＵが共有メモリからローカルメモリへデータ
を転送する時間を余分に必要とするという課題があっ
た。
【０００５】
【課題を解決するための手段】本発明のマルチＣＰＵ間
データ交換高速化方式は、複数のＣＰＵを有するマルチ
ＣＰＵシステムにおいて、各々のＣＰＵに従属するメモ
リと、上記ＣＰＵからの入出力命令により上記メモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部を搭
載することにより、ＣＰＵ間のデータ交換を高速化する
ようにしたものである。
データ交換高速化方式は、複数のＣＰＵを有するマルチ
ＣＰＵシステムにおいて、各々のＣＰＵに従属するメモ
リと、上記ＣＰＵからの入出力命令により上記メモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部を搭
載することにより、ＣＰＵ間のデータ交換を高速化する
ようにしたものである。
【０００６】
【作用】本発明においては、制御部のメモリに搭載され
るプログラムに基づいて、バス切り換え部を介してＣＰ
Ｕ間データ交換用メモリの切り替えを実現する。
るプログラムに基づいて、バス切り換え部を介してＣＰ
Ｕ間データ交換用メモリの切り替えを実現する。
【０００７】
【実施例】図１は本発明によるマルチＣＰＵ間データ交
換高速化方式の一実施例を示すブロック図である。この
図１において、１，２，３はＣＰＵ、４，５，６はそれ
ぞれこのＣＰＵ１，２，３に従属するメモリ（ローカル
メモリ）で、この各ローカルメモリ４，５，６は読み書
きするＣＰＵが固定であるＣＰＵ固定メモリ７，８，９
とＣＰＵ間データ交換用メモリ１０，１１，１２に分け
られる。１３はＣＰＵからの入出力命令によりメモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部であ
る。ここで、ＣＰＵ間データ交換用メモリ１０，１１，
１２は制御部１３の命令により読み書きするＣＰＵを変
更できる。また、制御部１３は各ＣＰＵ１，２，３がＣ
ＰＵ間データ交換用メモリ１０，１１，１２を使用中か
どうかの情報を格納する。各ＣＰＵ１，２，３と制御部
１３とは、入出力命令により情報を交換する。このよう
に、本発明のマルチＣＰＵ間データ高速化方式は、各々
のＣＰＵ１，２，３に従属するメモリ４，５，６と、Ｃ
ＰＵ１〜３からの入出力命令によりメモリ４〜６の一部
を異なるＣＰＵ間で交換する機能を持つ制御部１３を搭
載することにより、ＣＰＵ間のデータ交換を高速化する
ように構成されている。
換高速化方式の一実施例を示すブロック図である。この
図１において、１，２，３はＣＰＵ、４，５，６はそれ
ぞれこのＣＰＵ１，２，３に従属するメモリ（ローカル
メモリ）で、この各ローカルメモリ４，５，６は読み書
きするＣＰＵが固定であるＣＰＵ固定メモリ７，８，９
とＣＰＵ間データ交換用メモリ１０，１１，１２に分け
られる。１３はＣＰＵからの入出力命令によりメモリの
一部を異なるＣＰＵ間で交換する機能を持つ制御部であ
る。ここで、ＣＰＵ間データ交換用メモリ１０，１１，
１２は制御部１３の命令により読み書きするＣＰＵを変
更できる。また、制御部１３は各ＣＰＵ１，２，３がＣ
ＰＵ間データ交換用メモリ１０，１１，１２を使用中か
どうかの情報を格納する。各ＣＰＵ１，２，３と制御部
１３とは、入出力命令により情報を交換する。このよう
に、本発明のマルチＣＰＵ間データ高速化方式は、各々
のＣＰＵ１，２，３に従属するメモリ４，５，６と、Ｃ
ＰＵ１〜３からの入出力命令によりメモリ４〜６の一部
を異なるＣＰＵ間で交換する機能を持つ制御部１３を搭
載することにより、ＣＰＵ間のデータ交換を高速化する
ように構成されている。
【０００８】図２はこの図１に示す実施例における制御
の流れを示す説明図である。
の流れを示す説明図である。
【０００９】つぎに図１に示す実施例の動作をＣＰＵ１
からＣＰＵ２へ送信する場合を例にとり図２を参照して
説明する。ＣＰＵ１は、まず、制御部１３に対してＣＰ
Ｕ間データ交換用メモリ１０の使用開始を通知する。そ
の後、ＣＰＵ１はＣＰＵ間データ交換用メモリ１０にＣ
ＰＵ２に対する送信情報を書き込み、書き込み終了後、
制御部１３に対して、使用終了を通知する。最後に、Ｃ
ＰＵ１は制御部１３に対して、ＣＰＵ１とＣＰＵ２との
ＣＰＵ間データ交換用メモリ切り替え命令を発行する。
からＣＰＵ２へ送信する場合を例にとり図２を参照して
説明する。ＣＰＵ１は、まず、制御部１３に対してＣＰ
Ｕ間データ交換用メモリ１０の使用開始を通知する。そ
の後、ＣＰＵ１はＣＰＵ間データ交換用メモリ１０にＣ
ＰＵ２に対する送信情報を書き込み、書き込み終了後、
制御部１３に対して、使用終了を通知する。最後に、Ｃ
ＰＵ１は制御部１３に対して、ＣＰＵ１とＣＰＵ２との
ＣＰＵ間データ交換用メモリ切り替え命令を発行する。
【００１０】つぎに、制御部１３では、ＣＰＵ２がＣＰ
Ｕ２のＣＰＵ間データ交換用メモリ１１を使用中かどう
かを内部情報によりチェックし、使用中でないならば、
直ちに、ＣＰＵ１とＣＰＵ２のＣＰＵ間データ交換用メ
モリ１０，１１を切り替える。そして、使用中の場合に
は、ＣＰＵ２から、使用終了通知を受け取るまで切り替
えを延期する。ここで、この切り換えの延期は、通常、
まれな出来ごとであり、処理時間にはほとんど影響しな
い。制御部１３は切り換え完了後、ＣＰＵ２に対して割
り込みにより切り換えが発生したことを通知する。そし
て、この実施例のＣＰＵ間データ交換においては、ロー
カルエリアネットワークによるデータ転送を必要とせ
ず、また、ローカルメモリと共有メモリ間のデータ転送
時間も必要としないため、処理が高速になる。
Ｕ２のＣＰＵ間データ交換用メモリ１１を使用中かどう
かを内部情報によりチェックし、使用中でないならば、
直ちに、ＣＰＵ１とＣＰＵ２のＣＰＵ間データ交換用メ
モリ１０，１１を切り替える。そして、使用中の場合に
は、ＣＰＵ２から、使用終了通知を受け取るまで切り替
えを延期する。ここで、この切り換えの延期は、通常、
まれな出来ごとであり、処理時間にはほとんど影響しな
い。制御部１３は切り換え完了後、ＣＰＵ２に対して割
り込みにより切り換えが発生したことを通知する。そし
て、この実施例のＣＰＵ間データ交換においては、ロー
カルエリアネットワークによるデータ転送を必要とせ
ず、また、ローカルメモリと共有メモリ間のデータ転送
時間も必要としないため、処理が高速になる。
【００１１】図３は図１における制御部１３の構成例を
示すブロック図である。制御部１３は制御部のＣＰＵ１
３−１と制御部のメモリ１３−２および周辺ＬＳＩ１３
−３からなる制御装置であり、制御部のメモリ１３−２
に搭載されるプログラムに基づいて、バス切り換え部１
３−４を介してＣＰＵ間データ交換用メモリ１０，１
１，１２の切り換えを実現する。
示すブロック図である。制御部１３は制御部のＣＰＵ１
３−１と制御部のメモリ１３−２および周辺ＬＳＩ１３
−３からなる制御装置であり、制御部のメモリ１３−２
に搭載されるプログラムに基づいて、バス切り換え部１
３−４を介してＣＰＵ間データ交換用メモリ１０，１
１，１２の切り換えを実現する。
【００１２】
【発明の効果】以上説明したように本発明は、各々のＣ
ＰＵに従属するメモリと、ＣＰＵからの入出力命令によ
りメモリの一部を異なるＣＰＵ間で交換する機能を持つ
制御部を具備し、制御部のメモリに搭載されるプログラ
ムに基づいて、バス切り換え部を介してＣＰＵ間データ
交換用メモリの切り換えを実現するようにしたので、Ｃ
ＰＵ間のデータ交換を高速化できるという効果を有す
る。
ＰＵに従属するメモリと、ＣＰＵからの入出力命令によ
りメモリの一部を異なるＣＰＵ間で交換する機能を持つ
制御部を具備し、制御部のメモリに搭載されるプログラ
ムに基づいて、バス切り換え部を介してＣＰＵ間データ
交換用メモリの切り換えを実現するようにしたので、Ｃ
ＰＵ間のデータ交換を高速化できるという効果を有す
る。
【図１】本発明によるマルチＣＰＵ間データ交換高速化
方式の一実施例を示すブロック図である。
方式の一実施例を示すブロック図である。
【図２】図１に示す実施例における制御の流れを示す説
明図である。
明図である。
【図３】図１における制御部の構成例を示すブロック図
である。
である。
【図４】従来のマルチＣＰＵ間データ交換方式の一例を
示すブロック図である。
示すブロック図である。
【図５】従来のマルチＣＰＵ間データ交換方式の他の例
を示すブロック図である。
を示すブロック図である。
１〜３ ＣＰＵ ４〜６ ローカルメモリ（メモリ） ７〜９ ＣＰＵ固定メモリ １０〜１２ ＣＰＵ間データ交換用メモリ １３ 制御部
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のＣＰＵを有するマルチＣＰＵシス
テムにおいて、各々のＣＰＵに従属するメモリと、前記
ＣＰＵからの入出力命令により前記メモリの一部を異な
るＣＰＵ間で交換する機能を持つ制御部を搭載すること
により、ＣＰＵ間のデータ交換を高速化するようにした
ことを特徴とするマルチＣＰＵ間データ交換高速化方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192799A JPH0512221A (ja) | 1991-07-08 | 1991-07-08 | マルチｃｐｕ間データ交換高速化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192799A JPH0512221A (ja) | 1991-07-08 | 1991-07-08 | マルチｃｐｕ間データ交換高速化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512221A true JPH0512221A (ja) | 1993-01-22 |
Family
ID=16297185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192799A Pending JPH0512221A (ja) | 1991-07-08 | 1991-07-08 | マルチｃｐｕ間データ交換高速化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475392B1 (ko) * | 2001-07-11 | 2005-03-10 | 세이코 엡슨 가부시키가이샤 | 데이터 처리 장치 및 데이터 입출력 방법 |
-
1991
- 1991-07-08 JP JP3192799A patent/JPH0512221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475392B1 (ko) * | 2001-07-11 | 2005-03-10 | 세이코 엡슨 가부시키가이샤 | 데이터 처리 장치 및 데이터 입출력 방법 |
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