JPH06243672A - Ｆｉｆｏメモリの書き込み・読み出し構造 - Google Patents

Abstract

(57)【要約】 【目的】 ＦＩＦＯメモリの書き込み・読み出しに於い
て、パケットの独立性を確保すると共に通信効率を向上
する。 【構成】 ＦＩＦＯ方式のメモリ部２にデータの書き込
みを行う際に書き込み位置を示すライトポインタＷをラ
イトポインタ制御手段により印し、書き込まれたデータ
を読み出す際に読み出し位置を示すリードポインタＲを
リードポインタ制御手段により印すと共に、書き込んだ
データがパケット単位に達したらその区切りの位置を示
すマークポインタＭをマークポインタ制御手段により印
す。マークポインタＭを区切りとして、読み出し・書き
込みをそれぞれ同時に行い得る。読み込み時にエラーが
検出されたら、マークポインタＭまでの読み出しデータ
をクリアし、マークポインタＭからデータを再書き込み
することができ、エラー処理を速やかに行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にプロセッサ間通信
に適するＦＩＦＯメモリの書き込み・読み出し構造に関
する。

【０００２】

【従来の技術】従来、プロセッサ間通信に用いられるも
ので、ＦＩＦＯメモリを用いたものがある。ＦＩＦＯメ
モリは、通常アドレスラインを必要としないため、ハー
ドウェア的には非常に容易に使用できる特徴がある。

【０００３】しかしながら、例えば通信バッファとして
使用した場合に通信エラーが生じると、エラーの種類に
よってはパケットの区切りを見失い、パケットの独立性
が損なわれるという問題があった。上記エラー発生の場
合には、複数のパケット同士が互いに関与してしまうこ
とになり、極めて複雑な回復処理を必要としていた。そ
のエラー対策には、例えば、半二重通信を行ったり、２
つのＦＩＦＯメモリを設けてそれぞれ切替えたり、余分
なビットでフラグを作りそれを利用するなどの処置があ
る。

【０００４】また、通信に於いては、読み出しまたは書
き込みの残量を知りたいという要求があるが、通常のＦ
ＩＦＯメモリの場合には、フラグのポーリングのような
非効率的な方法をとることがあった。

【０００５】

【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、パケットの独立性
を確保すると共に通信効率を向上し得るＦＩＦＯメモリ
の書き込み・読み出し構造を提供することにある。

【０００６】

【課題を解決するための手段】このような目的は、本発
明によれば、データの書き込み・読み出しをＦＩＦＯ方
式で行うためのメモリ部と、前記メモリ部にデータを書
き込む際に移動する当該データの書き込み位置を示すラ
イトポインタを印すためのライトポインタ制御手段と、
前記メモリ部に書き込まれたデータを読み出す際に移動
する当該読み出し位置を示すリードポインタを印すため
のリードポインタ制御手段と、前記書き込まれたデータ
のパケット単位の区切り位置を示すマークを印すための
マーク制御手段とを有し、前記リードポインタが前記マ
ークの位置に達したら前記データの読み出しを停止する
と共に、前記マーク制御手段により次に読み出されるべ
きデータの次の区切りを示すマークが印されるまでは次
の読み出しを待機し、前記次の区切りを示すマークが印
されたら前記次の読み出しを開始することを特徴とする
ＦＩＦＯメモリの書き込み・読み出し構造を提供するこ
とにより達成される。特に、前記マークがポインタであ
り、または、前記マークが、前記データの書き込みに於
いて再書き込み可能な書き込み開始端であり、あるい
は、前記マーク制御手段が、前記マークを複数書き込み
得ると良い。

【０００７】

【作用】このようにすれば、マークにより書き込み側と
読み出し側とが区別されるため、書き込みデータと読み
出しデータとをそれぞれ独立させて扱うことができる。
すなわち、マーク位置まで読み出しを行って待機し、次
の書き込みデータ部分に次のマークが書き込まれていた
らそのマークで区切られた次のパケットに対して読み出
しを行って、書き込みと読み出しとをそれぞれ独立して
行うことができる。また、読み出し時にその対象となる
書き込まれていたデータ中にエラーが生じていたら、マ
ークを再書き込み開始端として再度データを書き込むこ
とにより、パケット単位でエラー処理を行うことができ
る。

【０００８】

【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。

【０００９】図１は、本発明が適用されたＦＩＦＯメモ
リの書き込み・読み出し構造を示す要部ブロック図であ
る。図１に示されるＦＩＦＯメモリ１には、データの書
き込み・読み出しを行うためのメモリ部２が設けられて
いる。メモリ部２は、図２に示されるように、例えば図
２の左方からデータＤ１・Ｄ２を書き込まれ、その書き
込まれたデータＤ１・Ｄ２を図２の右方から書き込み順
に読み出されるようになっている。

【００１０】ＦＩＦＯメモリ１の端子Ｄ１にあっては図
示されない書き込み手段からの書き込みデータが入力さ
れ、端子Ａ１には同じく書き込み手段から書き込みデー
タ用のアドレス信号が入力されており、ＦＩＦＯメモリ
１内にて、書き込みデータとアドレス信号とがメモリ部
２に入力するようになっている。また、メモリ部２から
の読み出しデータが、端子Ｄ２から図示されない読み出
し手段に対して出力され、読み出し手段からの読み出し
データ用のアドレス信号が、端子Ａ２を介してメモリ部
２に入力するようになっている。

【００１１】ＦＩＦＯメモリ１には、メモリ部２に対す
る書き込みデータのパケットの区切りとしてのライトポ
インタ（図２のＷ）をメモリ部２の外部にてハード的に
印すためのライトポインタ制御部３が設けられていると
共に、読み出しデータのパケットの区切りとしてのリー
ドポインタ（図２のＷ）を同様に印すためのリードポイ
ンタ制御部４が設けられている。ライトポインタ制御部
３とリードポインタ制御部４とには、それぞれ図示され
ない外部のライト制御手段とリード制御手段とからの各
制御信号が各端子Ｗ１・Ｒ１を介して入力するようにな
っており、それぞれメモリ部２に対して各ポインタ位置
を指示し得るようになっている。

【００１２】また、ＦＩＦＯメモリ１には、コマンドレ
ジスタ５とステータスレジスタ６とが設けられており、
前記書き込み側のデータ及びアドレスの信号と、読み出
し側のデータ及びアドレスの信号とが、それぞれ各レジ
スタ５・６に入力している。さらに、書き込みデータの
パケット単位の区切りを示すためのマークとしてのマー
クポインタ（図２のＭ）をメモリ部２の外部にてハード
的に印すためのマークポインタ制御部７が設けられてお
り、マークポインタ制御部７に、前記ライトポインタ制
御部３とコマンドレジスタ５との出力が入力するように
なっている。なお、マークは、ポインタに限ることな
く、ポインタと同等の機能を有するものであれば良い。

【００１３】上記ステータスレジスタ６からは、各フラ
グ端子Ｆ１・Ｆ２を介して、書き込み側及び読み出し側
にメモリ部２の使用状態の各フラグが出力されるように
なっている。また、エラーキューの制御も行い得る割り
込み制御部８が設けられており、書き込み側及び読み出
し側とに対して、各割り込み端子Ｉ１・Ｉ２を介して、
割り込み信号が入出力するようになっている。

【００１４】このようにして構成されたＦＩＦＯメモリ
１に於ける書き込み側の処理について図３を参照して以
下に示す。ステップＳＴ１ではメモリ部２が一杯か否か
をフルフラグの有無により判別し、メモリが一杯ならば
ステップＳＴ１を繰り返し、メモリに空きがあればステ
ップＳＴ２に進む。ステップＳＴ２でメモリ部２にデー
タを書き込み、次のステップＳＴ３ではエンプティフラ
グの有無を判別し、エンプティフラグ無しの場合にはス
テップＳＴ４に進み、ステップＳＴ４で、タイムアウト
前であればステップＳＴ３に戻り、タイムアウトと判別
されたら異常処理を行い、ステップＳＴ３でエンプティ
フラグ有りの場合にはステップＳＴ５に進む。ステップ
ＳＴ５では、エラー発生の通知の受信の有無を判別し、
エラー発生の通知の受信が無い場合にはステップＳＴ６
に進み、ステップＳＴ６にて、図２に示されるように書
き込みデータのパケットの区切りにマークポインタＭを
書き込む。

【００１５】なお、ステップＳＴ５で、データエラーの
発生によりエラー発生の通知の受信があった場合には、
ステップＳＴ７に進む。この場合には前回書き込んだデ
ータ中にエラーが発生していたことから、ステップＳＴ
７にてマークポインタＭまでの書き込みデータをクリア
し、次のステップＳＴ８にて前回の書き込みデータを再
度書き込みデータにして、ステップＳＴ２に戻る。

【００１６】次に、読み出し処理について図４を参照し
て以下に示す。図４に於いてステップＳＴ１１ではメモ
リ部２の読み出し側からマークポインタＭに至るまでに
読み込みデータが有るか否かを判別し、データが無い場
合にはステップＳＴ１１を繰り返す。データが有る場合
にはステップＳＴ１２に進み、ステップＳＴ１２でメモ
リ部２からデータを読み出し、ステップＳＴ１３に進
む。このステップＳＴ１２に於けるデータの読み出しで
は、バイト毎に読み出したり、ステータスレジスタ６中
のデータ（リードポインタＲからマークポインタＭに至
るまでのデータ）を読んでその分のデータを一括して読
み出しても良い。ステップＳＴ１３では、何らかの原因
によるデータエラーの発生の有無を判別し、エラー発生
有りの場合にはステップＳＴ１４に進み、エラー発生の
通知を行う。ステップＳＴ１４でエラー発生無しの場合
には本ルーチンを終了する。

【００１７】上述の処理によるデータの書き込み・読み
込み要領を図５を参照して以下に示す。メモリ部２が空
の場合には、そのメモリエリアの図５ａに於ける右端に
各ポインタＲ・Ｗ・Ｍが位置している。最初のデータＤ
１を書き込むにつれてライトポインタＷが図の想像線に
示されるように左方に向けて移動し、マークポインタＭ
からライトポインタＷに至るまでの間にデータＤ１が書
き込まれていることになり、パケットの区切りに達した
ら、図５ｂに示されるように、そのときのライトポイン
タＷの位置にマークポインタＭを書き込む。

【００１８】図５ｂの状態で、図の右端側から即ちリー
ドポインタＲからマークポインタＭに至るまでのデータ
Ｄ１の読み出し開始が可能になり、同時にマークポイン
タＭから次のデータＤ２の書き込み開始が可能になる。
従って、図５ｃに示されるように読み出しと書き込みと
を同時に進行させることができる。

【００１９】データＤ１を読み出すと、図５ｄに示され
るようにリードポインタＲとマークポインタＭとが一致
し、マークポインタＭからライトポインタＷに至るまで
の間にデータＤ２が書き込まれている状態になる。そし
て、パケットの区切りに達したら、アンサバックを書き
込み側が受信し、前記ステップＳＴ４及びステップＳＴ
５により、図５ｄに示されるようにそのときのライトポ
インタＷの位置にマークポインタＭを書き込む。この状
態は図５ｂと同様であり、図５ｅの状態からも上記図５
ｂ〜ｄと同様に処理して、連続的に書き込み・読み出し
を行うことになる。このようにすることにより、従来の
ＦＩＦＯメモリでは読み出し終了後に次のデーの書き込
みを行っていたが、本発明によるマークポインタＭを書
き込んでおけば、そのマークポインタＭを区切りとして
書き込みと読み出しとを同時に行うことができ、本発明
のＦＩＦＯメモリを通信バッファに用いた場合には極め
て高効率の通信を行うことができる。

【００２０】ところで、図５ｅのデータＤ２に何らかの
原因によるエラーが発生していた場合の処理について、
図６を参照して以下に示す。図５ｅに続く図６ａに示さ
れるように、データＤ２を読み出しつつ、データＤ２に
続いて次のデータＤ３を書き込んでる最中に、前回書き
込んだデータＤ２の途中にエラーが発生していた場合に
は、前記ステップＳＴ１３及びステップＳＴ１４により
エラー発生の通知を行い、図６ｂに示されるように読み
出し側からマークポインタＭに至るまでのデータ（この
場合にはデータＤ２）をクリアする。同時に、書き込み
側では、前記ステップＳＴ４からステップＳＴ６を経て
ステップＳＴ７に進むことにより、書き込み側からマー
クポインタＭに至るまでのデータＤ３をクリアし、かつ
ステップＳＴ２に戻ることにより前回のデータＤ２を再
度書き込む。なお、リードポインタＲはマークポインタ
Ｍの位置と一致させる。

【００２１】そして、図６ｃに示されるように、新たに
書き込んだデータＤ２のパケットの区切りに新たにマー
クポインタＭを書き込み、再度読み出し側から新たなデ
ータＤ２を読み出す。このとき、メモリの空きに余裕が
無い場合には新たなデータ書き込みを行わず、ライトポ
インタＷとマークポインタＭとを一致させたまま待機さ
せる。上記新たに書き込んだデータの読み出しが正常に
処理されて各ポインタＲ・Ｗ・Ｍが一致し、その状態を
検出したら、前記したようにメモリエリアの右端に各ポ
インタＲ・Ｗ・Ｍを移し、スタート状態にし、前記図５
ａの状態からの処理を繰り返してデータ通信を行う。

【００２２】このように、パケット単位でエラー処理を
行うことができ、エラー発生時の処理を速やかに行うこ
とができる。従って、従来のように複雑なエラー処理を
行う必要がない。

【００２３】以上述べた実施例では、書き込み側と読み
出し側との処理速度が略同一の場合であり、１つのマー
クポインタのみを用いるのみで好適に処理を行うことが
できたが、マークポインタの数を１つに限るものではな
い。例えば、書き込み側の処理速度に対して読み出し側
の処理速度が遅い場合には、メモリに書き込める量のデ
ータを先に書き込みつつ各パケット毎にマークポインタ
を複数書き込んで行くことができる。読み出し側では、
マークポインタ毎に即ちパケット毎に読み出し処理を行
えば良く、上記実施例と同様に書き込み・読み出し処理
を何等問題なく行うことができる。エラー処理も、エラ
ーの発生したデータと次に読まれるべきデータとの間の
区切りのマークポインタを基準にして、前記エラー処理
の実施例と同様に行うことができる。

【００２４】図７には本発明に基づく双方向通信可能な
双方向型ＦＩＦＯメモリ９が示されている。この双方向
型ＦＩＦＯメモリ９は、前記ＦＩＦＯメモリ１と同様に
構成された第１及び第２のＦＩＦＯメモリ１０ａ・１０
ｂを有している。各ＦＩＦＯメモリ１０ａ・１０ｂは、
前記実施例に於けるメモリ部２・ライトポインタ制御部
３・リードポインタ制御部４・コマンドレジスタ５・ス
テータスレジスタ６・マークポインタ制御部７を前記実
施例と同様にそれぞれ構成されてなるものであるが、そ
れぞれのメモリ部に対する書き込み・読み出し方向が互
いに左右逆になるようにされている。例えば、第１のＦ
ＩＦＯメモリ１０ａのメモリ部は、図に於ける左方に書
き込み側を、右方に読み出し側を設けた前記実施例と同
様のものを用い、第２のＦＩＦＯメモリ１０ｂのメモリ
部は、図に於ける右方に書き込み側を、左方に読み出し
側を設けた前記実施例とは逆に配線されたものを用いれ
ば良い。

【００２５】また、アドレスラインはそれぞれ一対設け
ているが、データラインは共通であって良く、一方のデ
ータラインを書き込みデータ用に用いた場合には他方を
読み出しデータ用に用いることになる。データラインと
同様にリード／ライト制御用のラインも共通化してい
る。なお、この双方向型ＦＩＦＯメモリ９には、データ
をバイパスし得るバイパスレジスタ１１と、前記実施例
と同様の割り込み制御部１２とが設けられており、それ
らは各１つずつであって良い。

【００２６】この双方向型ＦＩＦＯメモリ９を用いるこ
とにより、双方向用通信バッファとして好適であり、そ
れぞれの通信方向に対して前記と同様の処理を行うこと
ができ、同様の効果を奏し得る。

【００２７】

【発明の効果】このように本発明によれば、ハードウェ
ア的に極めて容易に利用し得るＦＩＦＯメモリを、特に
プロセッサ間通信に用いた際に、通信速度を従来のＦＩ
ＦＯメモリに比して高速化し得るばかりでなく、通信エ
ラーが発生してもパケット単位で記されたマークを基準
にしてエラー処理を行うことができ、ＦＩＦＯメモリに
於ける速やかなエラー処理が可能であるなど、その効果
は極めて大である。

【図面の簡単な説明】

【図１】本発明に基づくＦＩＦＯメモリを示す要部ブロ
ック図。

【図２】ＦＩＦＯメモリのメモリ部の書き込み・読み出
し要領を示す模式図。

【図３】書き込み処理の制御を示すフロー図。

【図４】読み出し処理の制御を示すフロー図。

【図５】ａ〜ｅは、メモリ部の書き込み・読み出し要領
の経時変化を示す模式図。

【図６】ａ〜ｄは、エラー発生時の処理を示す図５と同
様の図。

【図７】第２の実施例を示す模式的ブロック図。

【符号の説明】 １ ＦＩＦＯメモリ ２ メモリ部 ３ ライトポインタ制御部 ４ リードポインタ制御部 ５ コマンドレジスタ ６ ステータスレジスタ ７ マークポインタ制御部 ８ 割り込み制御部 ９ 双方向型ＦＩＦＯメモリ １０ａ 第１のＦＩＦＯメモリ １０ｂ 第２のＦＩＦＯメモリ １１ バイパスレジスタ １２ 割り込み制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データの書き込み・読み出しをＦＩＦＯ
   方式で行うためのメモリ部と、前記メモリ部にデータを
   書き込む際に移動する当該データの書き込み位置を示す
   ライトポインタを印すためのライトポインタ制御手段
   と、前記メモリ部に書き込まれたデータを読み出す際に
   移動する当該読み出し位置を示すリードポインタを印す
   ためのリードポインタ制御手段と、前記書き込まれたデ
   ータのパケット単位の区切り位置を示すマークを印すた
   めのマーク制御手段とを有し、前記リードポインタが前
   記マークの位置に達したら前記データの読み出しを停止
   すると共に、前記マーク制御手段により次に読み出され
   るべきデータの次の区切りを示すマークが印されるまで
   は次の読み出しを待機し、前記次の区切りを示すマーク
   が印されたら前記次の読み出しを開始することを特徴と
   するＦＩＦＯメモリの書き込み・読み出し構造。
2. 【請求項２】 前記マークがポインタであることを特徴
   とする請求項１に記載のＦＩＦＯメモリの書き込み・読
   み出し構造。
3. 【請求項３】 前記マークが、前記データの書き込みに
   於いて再書き込み可能な書き込み開始端であることを特
   徴とする請求項１若しくは請求項２に記載のＦＩＦＯメ
   モリの書き込み・読み出し構造。
4. 【請求項４】 前記マーク制御手段が、前記マークを複
   数書き込み得ることを特徴とする請求項１若しくは請求
   項２に記載のＦＩＦＯメモリの書き込み・読み出し構
   造。