JPH0512381A - 半導体集積回路設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 加算器，ＡＬＵ，シフトレジスタ等のよう
に、素子の接続関係がそれぞれ同一である回路ブロック
が複数並列接続されている回路のレイアウトを設計する
際、余分な配線領域等が生成されないように集積度が高
いレイアウト情報を生成する。 【構成】 隣接回路ブロック間接続解釈部２において、
設計対象の回路の構造から素子及び回路ブロックの接続
関係を解釈し、単位回路合成部４において、接続関係に
ある素子が近い位置に配置されるように予め組み合わせ
てこれらの素子のレイアウト情報を合成した後、多ビッ
ト並列配置部６において、合成されたレイアウト情報
を、回路ブロックの並列接続の数に応じた数だけ並列配
置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路のレイ
アウトを設計する装置に関する。

【０００２】

【従来の技術】加算器，ＡＬＵ，シフトレジスタ，乗算
器等のように、複数ビットのデータを並列処理する演算
部の回路には、複数ビットのデータを並列的に処理する
ため、例えば１ビットの単位ビットを処理する回路をビ
ット数に応じた数だけ並列に接続して複数ビットを処理
するデータパス構造を有するものがある。このような回
路を含むマイクロプロセッサ等の半導体集積回路のレイ
アウトを設計する場合、データパス構造を利用し、単位
ビットを処理する半導体集積回路（以下、単位ビット処
理回路という）のレイアウト情報を予め用意しておく。
並列処理するビット数に応じた数の単位ビット処理回路
のレイアウト情報を並列に配置し、複数ビットを処理す
る加算器，ＡＬＵ，シフトレジスタ，乗算器等の機能ブ
ロックのレイアウト情報を生成する。その後、この機能
ブロックのレイアウト情報を接続してマイクロプロセッ
サの半導体集積回路のレイアウトを完成する。半導体集
積回路設計装置は、設計者等から与えられたパラメータ
により規定された構造の半導体集積回路のレイアウトを
自動的に設計する。

【０００３】図１は、従来の半導体集積回路設計装置の
構成を示すブロック図であって、図中１は、レイアウト
設計すべき半導体集積回路の構造を規定すべく端末等か
ら入力される指示パラメータである。単位回路ブロック
情報ファイル３には、例えば演算処理の最も小さい処理
単位の回路である、インバータ，NANDゲート等のレイア
ウト情報が単位回路ブロック情報として格納されてい
る。多ビット並列配置部６は、単位回路ブロック情報フ
ァイル３に格納されている単位回路ブロック情報を、指
示パラメータ１でその構造が規定された回路のパラメー
タに応じた数、並列に配置して多ビット回路ブロック情
報を生成する。この多ビット回路ブロック情報は多ビッ
ト回路ブロック情報ファイル７に格納される。

【０００４】配置配線設計部８は、入力された指示パラ
メータ１に応じた多ビット回路ブロック情報を多ビット
回路ブロック情報ファイル７から読み出して配置配線し
て半導体集積回路のレイアウト情報を生成し、このレイ
アウト情報はレイアウト情報ファイル９に格納される。
レイアウト情報ファイル９に格納されたレイアウト情報
は、例えば図形編集変換処理又はデータ変換処理されて
半導体集積回路の製造装置等へ出力される。半導体集積
回路の製造装置は与えられたデータからマスクデータを
生成して半導体集積回路を製造する。

【０００５】以上のような構成の従来の半導体集積回路
設計装置による設計の具体例を、図２に示す回路のレイ
アウト設計に即して説明する。図２において、11はイン
バータ，12はNANDゲートであって、入力端子a1とa2との
ORを出力端子b1に、a3とa4とのORをb2に、a5とa6とのOR
をb3に、a7とa8とのORをb4にそれぞれ出力するものであ
る。図３及び図４は単位回路ブロック情報ファイル３に
格納されているインバータ11とNANDゲート12とのレイア
ウト情報であって、図３がインバータ21、図４がNANDゲ
ート22のレイアウト情報を示している。

【０００６】図３において、211 はインバータ21の入力
線であるゲート、212 は出力線、213 はＮチャネルトラ
ンジスタを形成する活性領域、214 はＰチャネルトラン
ジスタを形成する活性領域、215 は各々の活性領域213,
214 と出力線212 とを接続するコンタクトである。

【０００７】図４において、221,222 は入力線、223 は
ゲート配線で、ゲート配線223 はコンタクト215 を通し
て各入力線221 ，222 と接続されている。224 は出力
線、213 はＮチャネルトランジスタを形成する活性領
域、214 はＰチャネルトランジスタを形成する活性領
域、215 は各々の活性領域213, 214と出力線224 とを接
続するコンタクトである。なお、図３及び図４におい
て、電源線・ GND線は説明の容易のために省略する。

【０００８】多ビット並列配置部６は、８ビット分のイ
ンバータのレイアウト情報21を並列に展開するととも
に、４ビット分のNANDゲートのレイアウト情報22を並列
に展開する。図５及び図６は、並列に展開したインバー
タ11及びNANDゲート12のレイアウト情報からなる多ビッ
ト回路ブロック情報を示すものであって、この多ビット
回路ブロック情報は多ビット回路ブロック情報ファイル
７に保存される。配置配線設計部８は、図５及び図６に
示すような多ビット回路ブロック情報を配置配線して図
７に示すようなレイアウト情報を生成し、レイアウト情
報ファイル９に格納する。

【０００９】次に、図８に示す回路のレイアウト設計の
具体例について説明する。図８において、11はインバー
タ、12はNANDゲート、13は配線であって、入力端子e1の
反転信号とf1とのNANDを出力端子g1に、入力端子e2の反
転信号とf2とのNANDを出力端子g2に、入力端子e3の反転
信号とf3とのNANDを出力端子g3に、入力端子e4の反転信
号とf4とのNANDを出力端子g4に出力する。図10は、多ビ
ット並列配置部６により、４ビット分のインバータのレ
イアウト情報21、４ビット分の配線のレイアウト情報23
及び４ビット分のNANDゲートのレイアウト情報22が並列
に展開された多ビット回路ブロック情報を示す。

【００１０】配置配線設計部８は、図10に示す多ビット
回路ブロック情報を配置配線し、図９に示すようなレイ
アウト情報を生成する。図から明らかなように、インバ
ータ11と配線13とのレイアウト情報21及び23がそれぞれ
別個に並列展開されているので、インバータ11，配線13
及びNANDゲート12の多ビット回路ブロック情報間に配線
領域15を追加しなければならない。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
半導体集積回路設計装置は、インバータ，NANDゲート等
の単位回路を、単位回路ごとに処理ビット数に応じて並
列配置した後でブロック間配線を行うため、結線関係に
ある単位回路のレイアウト面積が異なる場合、面積が小
さい単位回路を並列配置したブロックと大きい面積の単
位回路を並列配置したブロックを隣接配置した際、無駄
な領域が生じる。また、複数の単位回路が１つの単位回
路に接続されている場合、単位回路ごとに並列配置する
ので、複数の単位回路の一方のブロックが接続対象の単
位回路のブロックから遠い位置に配置されてしまい、両
ブロックを接続するために新たに配線領域を設ける必要
がある。従って、レイアウト面積を可及的に小さく抑え
て半導体集積回路の集積度を高めるためには、人手によ
って配置を変更する作業が必要であり、レイアウト設計
の作業が煩雑であるとともに、設計工程が増大するとい
う問題があった。

【００１２】本発明はこのような問題点を解決するため
になされたものであって、回路素子の結線関係を判断し
てブロック化し、これを並列配置することにより、余分
の配線領域を要さずに集積度が高いレイアウトを設計で
きる半導体集積回路設計装置の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体集積回路
設計装置は、その構成要素の接続関係がそれぞれ同一で
ある複数の回路ブロックが並列接続された構造の回路の
レイアウト設計を行う際、構成要素及び回路ブロックの
接続関係に基づいて、接続関係にある構成要素が近くに
配置されるような組合せで構成要素のレイアウト情報を
合成し、その後、並列接続する回路ブロックの数に応じ
た数だけレイアウト情報を並列配置してブロック化する
ことを特徴とする。

【００１４】

【作用】本発明の半導体集積回路設計装置は、回路の構
造から構成要素及び、複数の構成要素を接続してなる回
路ブロックの接続関係を、例えばNANDゲートの一方の入
力端子にインバータが接続された回路ブロックが４単位
並列接続しているといったように解釈し、この接続関係
に基づいて、構成要素ごとにブロック化するのではな
く、接続関係にある構成要素が遠い位置に配置されない
ような組合せで構成要素のレイアウト情報を合成した
後、この合成したレイアウト情報を、並列接続の数に応
じた数並列配置してブロック化し、これを、同様にして
ブロック化された接続関係にある構成要素のブロックに
隣接配置して設計対象の回路のレイアウト情報を生成す
る。

【００１５】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図11は本発明の半導体集積回路設計装置の
構成を示すブロック図であって、図中１は、レイアウト
設計すべき半導体集積回路の構造を規定すべく端末等か
ら入力される指示パラメータである。隣接ブロック間接
続解釈部２は、入力された指示パラメータ１に応じて、
後述する単位回路合成部４，多ビット並列配置部６及び
配置配線設計部８のそれぞれにブロック間の接続情報を
与える。単位回路ブロック情報ファイル３には、例えば
演算処理の最も小さい処理単位の回路である、インバー
タ，NANDゲート等のレイアウト情報が単位回路ブロック
情報として格納されている。

【００１６】単位回路合成部４は、隣接ブロック間接続
解釈部２から与えられる接続情報に従って、単位回路ブ
ロック情報ファイル３から所要単位回路ブロック情報を
読み出して新たな単位回路ブロック情報を合成し、この
合成後の単位回路ブロック情報は合成回路情報ファイル
５に格納される。多ビット並列配置部６は、隣接ブロッ
ク間接続解釈部２から与えられる接続関係の情報に従っ
て、単位回路ブロック情報ファイル３に格納されている
単位回路ブロック情報及び合成回路情報ファイル５に格
納されている合成後の単位回路ブロック情報を、指示パ
ラメータ１でその構造が規定された回路のパラメータに
応じた数、並列に配置して多ビット回路ブロック情報を
生成し、この多ビット回路ブロック情報は多ビット回路
ブロック情報ファイル７に格納される。

【００１７】配置配線設計部８は、隣接ブロック間接続
解釈部２から与えられた接続関係の情報に従って多ビッ
ト回路ブロック情報ファイル７から多ビット回路情報を
読み出して配置配線を行い、半導体集積回路のレイアウ
ト情報を生成し、このレイアウト情報はレイアウト情報
ファイル９に格納される。レイアウト情報ファイル９に
格納されたレイアウト情報は、例えば図形編集変換処理
又はデータ変換処理されて半導体集積回路の製造装置等
へ出力される。半導体集積回路の製造装置は与えられた
データからマスクデータを生成して半導体集積回路を製
造する。

【００１８】以上のような構成の半導体集積回路設計装
置によるレイアウト設計の動作について、図２に示す回
路のレイアウトを設計する場合を例として説明する。隣
接ブロック間接続解釈部２は、図２に示す回路を、２個
のインバータ11と１個のNANDゲート12が接続された図12
に示すような単位回路ブロックが４単位並列に配置され
た回路と解釈する。単位回路合成部４は、インバータ1
1，NANDゲート12それぞれのレイアウト情報21，22を単
位回路ブロック情報ファイル３から読み出して配置配線
を行い、２個のインバータ11のレイアウト情報と１個の
NANDゲート12のレイアウト情報とを合成し、図13に示す
ような、合成後の単位回路ブロック情報である合成回路
情報101 を生成する。

【００１９】多ビット並列配置部６は、単位回路合成部
４によって生成された合成回路情報101 を合成回路情報
ファイル５から読み出し、この合成回路情報101 を、隣
接ブロック間接続解釈部２からの情報に従って、４単位
分並列に展開する。図２の回路は、これ以外の単位回路
ブロックを展開する必要はないので、単位回路ブロック
情報ファイル３からの読み出しは行わない。その結果、
図７に示すようなレイアウト情報を生成し、このレイア
ウト情報は多ビット回路ブロック情報ファイル７に格納
される。

【００２０】配置配線設計部８は、隣接ブロック間接続
解釈部２の情報に従って、図７に示すようなレイアウト
情報を多ビット回路ブロック情報ファイル７から読み出
してレイアウト情報ファイル９に格納する。なお、図２
に示す回路をさらに他の回路構成要素と接続する場合、
配置配線設計部８は配置配線を行い、指示パラメータ１
で規定される半導体集積回路のレイアウト情報をレイア
ウト情報ファイル９に格納する。

【００２１】次に、図８に示す回路のレイアウト情報を
生成する場合について説明する。隣接ブロック間接続解
釈部２は、１個のNAND回路12の一方の入力端子に１個の
インバータ11が接続された単位回路ブロックが４単位並
列に配置された回路と解釈する。前述と同様にして、図
14に示すようなレイアウト情報が生成される。図９に示
す、従来の半導体集積回路設計装置により生成された同
じ回路のレイアウト情報であるレイアウト情報と比べた
場合、図14のレイアウト情報には余分な配線領域が設け
られておらず、従来に比べて集積度が高い。

【００２２】また、図15は、単位回路ブロックＸに、Ｘ
よりレイアウト面積が小さい２つの単位回路ブロックＹ
及びＺが接続されている場合のレイアウト情報の概念図
である。図から明らかなように、Ｘ，Ｙ及びＺを合成し
て合成回路情報を生成した後、合成回路情報をビット数
に応じて並列配置するので、無駄な配線領域を設ける必
要がない。

【００２３】また、図16は、単位回路ブロックαに、α
とそれぞれのレイアウト面積が異なる単位回路ブロック
β及びγが接続されている場合のレイアウト情報の概念
図である。図から明らかなように、α１，β１及びγ１
の組合せとα２，γ２及びβ２の組合せとによりレイア
ウトの凸凹を平滑化した合成回路情報を生成した後、こ
の合成回路情報をビット数に応じて並列配置するので、
レイアウトに無駄な領域が生じない。

【００２４】なお、本実施例では、４単位を展開する場
合について説明したが、並列配置する単位数はこれに限
るものではない。また、隣接するブロック回路の数は、
２：１，１：２に限るものではなく、前段ｍ，次段ｎ
（ｍ，ｎは自然数）の任意の組み合わせが可能である。

【００２５】

【発明の効果】以上のように、本発明の半導体集積回路
設計装置は、同一の素子構成を有する回路が複数配置さ
れている加算器，ＡＬＵ，シフトレジスタ，乗算器等の
機能ブロックを含む半導体集積回路の設計において、素
子の接続関係を考慮した組み合わせの単位回路を合成し
た後、この単位回路を所要の数配置したレイアウトを生
成し、単位回路間に余分な配線領域を設けないので、余
分な配線領域を除去して集積度を高めるべく人手によっ
てレイアウトを修正する工程が不要となり、レイアウト
設計の作業が簡略化されて設計効率が高いという優れた
効果を奏する。

【図面の簡単な説明】

【図１】従来の半導体集積回路設計装置の構成を示すブ
ロック図である。

【図２】レイアウト設計する回路の構成を示す回路図で
ある。

【図３】インバータの単位回路ブロックのレイアウト図
である。

【図４】NANDゲートの単位ブロック回路のレイアウト図
である。

【図５】インバータを並列配置したレイアウト図であ
る。

【図６】NANDゲートを並列配置したレイアウト図であ
る。

【図７】多ビット回路ブロック情報の概念図である。

【図８】レイアウト設計する回路の構成を示す回路図で
ある。

【図９】従来の半導体集積回路設計装置により生成され
たレイアウト図である。

【図１０】従来の半導体集積回路設計装置による多ビッ
ト回路ブロック情報の概念図である。

【図１１】本発明の半導体集積回路設計装置の構成を示
すブロック図である。

【図１２】合成すべき接続関係にある単位回路ブロック
に対応する回路図である。

【図１３】図12の単位回路ブロックのレイアウト図であ
る。

【図１４】図８に示す回路のレイアウト図である。

【図１５】本発明の半導体集積回路設計装置により生成
されたレイアウト情報の概念図である。

【図１６】本発明の半導体集積回路設計装置により生成
されたレイアウト情報の概念図である。

【符号の説明】 ２ 隣接ブロック間接続解釈部 ３ 単位回路ブロック情報ファイル ４ 単位回路合成部 ５ 合成回路情報ファイル ６ 多ビット並列配置部 ７ 多ビット回路ブロック情報ファイル ８ 配置配線設計部 ９ レイアウト情報ファイル

Claims (1)

1. 【特許請求の範囲】 【請求項１】 その構成要素の接続関係がそれぞれ同一
   である複数の回路ブロックが並列接続されている回路の
   レイアウトを設計する半導体集積回路設計装置におい
   て、設計対象の回路における構成要素及び回路ブロック
   の接続関係を解釈する手段と、該手段により解釈された
   接続関係に応じた構成要素の組合せで、該構成要素のレ
   イアウト情報を合成する手段と、該手段により合成され
   たレイアウト情報を並列接続の数に応じた数だけ隣接配
   置して設計対象の回路のレイアウト情報を生成する手段
   とを備えたことを特徴とする半導体集積回路設計装置。