JPH05127780A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、バスアクセスサイクルの途
中で外部からリセットが投入されても、外部回路を要す
ること無くそれ自体で、アクセス先データの破壊を阻止
し、更には正常なバスアクセスサイクルを保証すること
ができる半導体集積回路を提供することにある。 【構成】 マイクロコンピュータにおいて、外部から供
給されるリセット信号／ＲＥＳをクロック信号ＣＬＫに
同期化する手段Ｆ１，Ｆ２と、バスアクセス制御信号／
ＲＤ，／ＷＲの非活性化状態を検出する手段ＮＯＲ１
と、前記検出手段による非活性化状態の検出を条件に前
記同期化手段で同期化された信号を直接又は間接的に内
部リセット信号ＲＥＳ３として出力させるゲート手段Ａ
ＮＤ２とを設ける。バスアクセスサイクル起動中におけ
る外部からのリセット指示に対して、バスアクセス制御
信号の非活性化状態を検出した後に初めて内部リセット
動作が開始される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部に対してバスアク
セス制御可能であって、且つ外部から非同期でリセット
が指示されることにより内部状態が初期化されるクロッ
ク同期動作形式の半導体集積回路における、リセット時
のバスサイクル保証若しくはデータ破壊防止のための技
術に関し、例えばマイクロコンピュータに適用して有効
な技術に関するものまである。

【０００２】

【従来の技術】マイクロコンピュータ応用機器ではシス
テムの初期化のためにリセット信号を使用する。電源投
入時および異常発生時に、マイクロコンピュータのリセ
ット端子にリセット信号をアサートすることにより装置
が初期化される。斯るマイクロコンピュータにおけるリ
セット動作はシステム初期化のための強制的な手段であ
り、且つマイクロコンピュータの動作とは非同期で発生
される。このため、マイクロコンピュータのバスサイク
ル中例えばメモリアクセスサイクル最中にリセット信号
が投入されると、そのバスサイクルは最後まで実行され
ず異常終了する。最悪の場合には、ライト動作の指示が
終了される前にアドレスが不定になったりして、アクセ
ス先メモリ番地あるいは他メモリ番地の内容が破壊する
こともある。例えば図５の（Ａ）に示されるように、ラ
イトサイクル中にリセット信号／ＲＥＳによりリセット
が指示されてアドレスバスとデータバスがすぐにハイイ
ンピーダンスになる。これに対し内部回路遅延によりラ
イト信号／ＷＲのネゲートタイミングが後になる場合が
ある。一般にメモリ等の書き込みはライト信号のネゲー
トタイミングにて行うため、アクセス先あるいは他アド
レスのデータ破壊につながる。また図５の（Ｂ）に示さ
れるように、バスサイクル開始直後にリセット入力があ
ると、リード信号／ＲＤ、ライト信号／ＷＲのパルス幅
が短くなり、やはりメモリ等のアクセスタイミングが保
証できずデータ破壊が発生する。このため、例えば、１
９８８年に株式会社日立製作所の発行に係る「Ｈ８／５
３２ハードウェアマニュアル」の第４３３〜第４３７に
は、メモリアクセスサイクル中のリセットによる端子の
状態が列挙されて注意を促している。

【０００３】

【発明が解決しようとする課題】上記バスサイクル途中
のリセット信号投入によるメモリデータ破壊などの不都
合を解消するには、リセット信号投入時におけるマイク
ロコンピュータの外部バスの情報をラッチし、アクセス
先に対してバスサイクルを保証したり、或いはバスサイ
クルの最終ステートに同期させてリセット信号をマイク
ロコンピュータのリセット端子に供給するようなタイミ
ング制御回路などを、マイクロコンピュータの外付け回
路としてシステムに付加しなければならない。

【０００４】しかしながら、前記バス情報のラッチ回路
やタイミング制御回路などを個別的に付加して対処する
場合には、それらの回路をＴＴＬ回路などで構成しなけ
ればならず、システムの回路規模が増大し、更にリセッ
ト信号が非同期でアサートされ得る種々のタイミングを
想定してバス情報のラッチタイミングなどを制御しなけ
ればならず、その回路の制御論理自体もマイクロコンピ
ュータ応用システムの高機能化に伴って複雑になるとい
う問題点があった。

【０００５】本発明の目的は、バスアクセスサイクルの
途中で外部からリセットが投入されても、外部回路を要
すること無くそれ自体でバスアクセスサイクルを保証す
ることができるバスマスタモジュールとしての半導体集
積回路を提供することにある。また本発明の別の目的
は、バスアクセスサイクルの途中で外部からリセットが
投入されても、外部回路を要すること無くそれ自体でア
クセス先データの破壊を阻止することができるマイクロ
コンピュータのような半導体集積回路を提供することに
ある。更に本発明の別の目的は、マイクロコンピュータ
応用システムの信頼性を向上させることである。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】クロック信号に同期して動作され、外部に
対してバスアクセス制御可能であって、且つ外部から非
同期でリセットが指示されることにより内部状態が初期
化されるマイクロコンピュータなどのバスマスタモジュ
ールとしての半導体集積回路において、外部から供給さ
れるリセット信号を前記クロック信号に同期化する同期
化手段と、外部に供給すべきバスアクセス制御信号の非
活性化状態を検出する検出手段と、前記検出手段による
非活性化状態の検出を条件に前記同期化手段で同期化さ
れた信号を直接又は間接的に内部リセット信号として出
力させるゲート手段とを設けたものである。

【０００９】バスサイクル引き延ばしのための外部制御
信号の活性化を受けてアクセス制御信号の非活性化タイ
ミングを遅延制御するための制御手段を更に有する場合
には、前記同期化手段の所定の遅延出力により、前記バ
スサイクル引き延ばしのための外部制御信号によるアク
セス制御信号の非活性化タイミングの遅延状態を強制的
に解除するための論理手段を設ける。

【００１０】

【作用】上記した手段によれば、マイクロコンピュータ
などによるバスアクセスサイクル起動中における外部か
らのリセット指示に対して、外部に供給すべきバスアク
セス制御信号の非活性化状態を検出した後に初めて内部
リセット動作を開始することは、バスアクセスサイクル
途上でリセットが指示されても、アクセスサイクルの異
常終了によるメモリ等のデータ破壊を阻止し、さらにウ
ェート要求の無いバスサイクルではバスサイクルそれ自
体も完全に保証するように作用する。このように作用す
る手段を半導体集積回路に内蔵することは、同様の機能
を外付け回路で個別的に対処しなくても済むように作用
し、マイクロコンピュータ応用システムの信頼性向上に
寄与する。

【００１１】

【実施例】図１には本発明の一実施例に係るマイクロコ
ンピュータがその応用システムと共に示される。同図に
おいて１はマイクロコンピュータであり、これが使用す
るシステムバス２に、マイクロコンピュータ１の動作プ
ログラムや演算定数などが格納されたＲＯＭ３、マイク
ロコンピュータ１の作業領域若しくはデータの一時記憶
領域として利用されるＲＡＭ４、入出力コントローラ
５、及びシステム監視部６などが接続され、前記入出力
コントローラ５にはＣＲＴディスプレイ装置７およびフ
ロッピディスクドライバ８などが接続されている。前記
システム監視部６はパワーオンあるいはバス状態の異常
などを検出してマイクロコンピュータ１にアクティブレ
ベルのリセット信号／ＲＥＳを供給する。尚、本明細書
において信号名の前に付された記号／は当該信号がロー
アクティブの信号であることを意味する。

【００１２】前記マイクロコンピュータ１は、特に制限
されないが、公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板に形成される。
このマイクロコンピュータ１は、入出力バッファ若しく
は入出力ポートさらには各種アクセス制御信号の制御回
路などを含むバスコントロール回路１０を介して前記シ
ステムバス２とインタフェースされる。このバスコント
ロール回路１０は、データバス１１を介して命令制御部
に接続されると共に、内部アドレスバス１２及び内部デ
ータバス１１を介して命令実行部に接続される。命令制
御部及び命令実行部などのマイクロコンピュータ内蔵回
路は、クロックパルスジェネレータ２４で生成されるク
ロック信号ＣＬＫに同期して動作される。特に図示はし
ないが、このクロックパルスジェネレータ２４には外部
クロック信号若しくは振動子の発振出力が与えられる。

【００１３】前記命令制御部は、命令レジスタ１３、マ
イクロアドレスコントローラ１４、マイクロプログラム
ＲＯＭ１５、デコード回路１６を含む。命令レジスタ１
３は外部から供給されるマクロ命令をフェッチする。フ
ェッチされたマクロ命令はマイクロアドレスコントロー
ラ１４に供給され、同コントローラ１４がそれを解読し
て、対応するマイクロ命令系列の先頭アドレスを生成す
る。マイクロプログラムＲＯＭ１５はそのマイクロ命令
アドレスによってアクセスされ、マイクロ命令をデコー
ド回路１６に出力する。デコード回路１６はマイクロ命
令を解読して制御信号を発生し、各部を制御する。

【００１４】前記命令実行部は前記データバス１１に接
続するデータレジスタ２０、アドレスバス１２に接続す
るアドレスレジスタ２１、演算器２２、プログラムカウ
ンタＰＣ、ステータスレジスタＳＲ、汎用レジスタＧ
Ｒ、を含みそれらは命令実行部の内部バス２３に接続す
る。前記プログラムカウンタＰＣは命令レジスタ１３に
フェッチすべきマクロ命令の次アドレスを保持する。

【００１５】前記リセット信号／ＲＥＳはリセット制御
回路３０に与えられる。このリセット制御回路３０は、
マイクロコンピュータ１が起動するバスアクセスサイク
ルの途中でリセット信号／ＲＥＳがアクティブにされて
も、外部回路を要すること無くそれ自体でバスアクセス
サイクルを保証し、若しくはアクセス先データの破壊を
阻止するための回路であり、バスコントローラ１０、マ
イクロアドレスコントローラ１４、ステータスレジスタ
ＳＲなどに内部リセット信号ＲＥＳ３を供給して、マイ
クロコンピュータ１の内部状態を初期化する。

【００１６】図２には前記リセット制御回路３０及び前
記バスコントロール回路１０の一部の詳細な一例が示さ
れる。同図において１０Ａは前記バスコントロール回路
１０に含まれるコントロール信号生成部であり、リード
信号／ＲＤやライト信号／ＷＲなどのアクセス制御信号
を前記デコード回路１６の出力に基づいて生成する論
理、並びにウェイト信号／ＷＡＩＴ信号によって指示さ
れる外部からのウェイト要求に従って前記アクセス制御
信号にウェイトステートを挿入したりする制御論理を有
する。この説明に従えば、リセット制御論理３０は、バ
スアクセスサイクルの途中でリセット信号／ＲＥＳがア
クティブにされたとき、バスアクセスサイクルを保証
し、若しくはアクセス先データの破壊を阻止するよう
に、そのリード信号／ＲＤ及びライト信号／ＷＲの波形
を制御する。

【００１７】リセット制御回路３０は、フリップフロッ
プＦＦ１，ＦＦ２，ＦＦ３、アンドゲートＡＮＤ２、ナ
ンドゲートＮＡＮＤ３，ＮＡＮＤ４、ノアゲートＮＯＲ
１を有する。リセット信号／ＲＥＳは直列的に接続され
たフリップフロップＦ１、Ｆ２に入力され、マイクロコ
ンピュータ１の動作クロックＣＬＫに同期化された信号
ＲＥＳ２とされる。この信号はアンドゲートＡＮＤ２を
介してフリップフロップＦ３に入力され、内部リセット
信号ＲＥＳ３とされる。この内部リセット信号ＲＥＳ３
がマイクロコンピュータ１の各部を初期化する。特にア
ドレスバス１２及びデータバス１１の情報をシステムバ
ス２に出力するための出力バッファ若しくは出力ポート
を高出力インピーダンス状態に制御して、バス上の信号
を無効化する。図２には出力バッファＢＵＦ１が代表的
に示されている。

【００１８】前記ナンドゲートＮＡＮＤ３，ＮＡＮＤ４
にはコントロール信号生成部１０Ａから出力されるロー
アクティブのリード信号／ｒｄ，ライト信号／ｗｒの反
転信号が夫々入力されると共に、内部リセット信号ＲＥ
Ｓ３が共通に入力される。内部リセット信号ＲＥＳ３が
非アクティブなローレベルにされているとき、ナンドゲ
ートＮＡＮＤ３，ＮＡＮＤ４から出力されるリード信号
／ＲＤとライト信号／ＷＲは、コントロール信号生成部
１０Ａから出力されるリード信号／ｒｄとライト信号／
ｗｒに同期されて変化される。バスアクセスサイクル中
に内部リセット信号ＲＥＳ３がアクティブなハイレベル
にされると、ナンドゲートＮＡＮＤ３，ＮＡＮＤ４から
出力されるリード信号／ＲＤとライト信号／ＷＲは強制
的に非アクティブなハイレベルにネゲートされる。ノア
ゲートＮＯＲ１は前記リード信号／ＲＤ及びライト信号
／ＷＲの双方が共に非アクティブなハイレベルにされた
状態を検出してハイレベルの信号を前記アンドゲートＡ
ＮＤ２に出力する。このアンドゲートＡＮＤ２は、リー
ド信号／ＲＤ及びライト信号／ＷＲの双方が共に非アク
ティブなハイレベルにされたときだけ、言い替えればリ
ード信号／ＲＤやライト信号／ＷＲによって指示される
リードサイクル又はライトサイクルの終了が外部に指示
されて初めて、リセット信号／ＲＥＳによるリセット指
示に基づいて内部リセット信号ＲＥＳ３をアクティブに
制御するゲートとして機能される。したがって、外部リ
セット信号／ＲＥＳによってリセット動作が指示されて
もバスアクセスサイクル実行中の場合には内部リセット
信号ＲＥＳ３はアクティブレベルにされず、リード信号
／ＲＤおよびライト信号／ＷＲがネゲートされるまで内
部リセット信号ＲＥＳ３は非アクティブレベルを維持す
る。したがって、内部リセット信号ＲＥＳ３がアクティ
ブにされてリセット処理が開始されるのは、リード信号
／ＲＤ又はライト信号／ＷＲが非アクティブレベルにさ
れた後、即ち、外部のアクセス対象回路にバスアクセス
サイクル終了が通知された後とされるから、アクセス対
象回路のデータ破壊はもとより、リセット投入時に実行
されていたバスサイクルも途切れること無く完全に保証
される。

【００１９】前記信号ＲＥＳ２は、前記ウェイト信号／
ＷＡＩＴによって指示されるバスアクセスサイクル引き
延ばしを強制的に解除するたのに利用される。即ち、ウ
ェイト信号／ＷＡＩＴの反転信号並びに前記信号ＲＥＳ
２を２入力とするアンドゲートＡＮＤ１が設けられ、そ
の出力信号ＷＡＩＴＩがコントロール信号生成部１０Ａ
に供給され、この信号ＷＡＩＴＩによってバスアクセス
サイクルへのウェイトステート挿入制御が行われるよう
になっている。したがって、ウェイトステートが挿入さ
れている場合のバスアクセスサイクルでは、ウェイトス
テートが完全に終了するのを待たずにリセット処理に入
ることができ、システム動作上緊急にシステムの初期化
を要する場合にも不都合を生じない。この場合にも内部
リセット信号ＲＥＳ３がアクティブにされてリセット処
理が開始されるのは、リード信号／ＲＤ又はライト信号
／ＷＲが非アクティブレベルにされた後、即ち、外部の
アクセス対象回路にバスアクセスサイクル終了が通知さ
れた後であるから、アクセス対象回路のデータ破壊は同
様に阻止される。但し、ウェイトステートが途切れるた
め、バスサイクルの完全性は保証されない。

【００２０】図３にはウェイト要求のないバスアクセス
サイクルの途中でリセットが指示された場合の一例タイ
ミングチャートが示される。同図の例ではバスアクセス
サイクル開始の直後にリセット信号／ＲＥＳがローレベ
ルにされてリセット動作が指示される。内部リセット信
号ＲＥＳ３は通常のライトサイクルにおいてライト信号
／ＷＲがハイレベルにネゲートされるのと同じようなタ
イミングを以てアクティブレベルに変化される。したが
って、リセット動作は、Ｔ１，Ｔ２，Ｔ３の３ステート
で完了される正規のバスアクセスサイクルが完了するの
を待って行われる。これにより、ウェイトステートを必
要としないバスアクセスサイクルの途上でリセット指示
が投入されても、バスサイクルは完全に保証され、当該
サイクルでの正常なデータ書き込み動作も保証される。

【００２１】図４にはウェイトが要求されたときのバス
アクセスサイクルの途中でリセットが指示された場合の
一例タイミングチャートが示される。同図においてバス
アクセスサイクル開始の直後にリセット信号／ＲＥＳが
ローレベルにされてリセット動作が指示される。この後
クロック信号ＣＬＫの２回目の立ち上がり変化に同期し
て信号ＲＥＳ２がアクティブにされ、これによって信号
ＷＡＩＴＩがネゲートされることによってウェイト要求
が強制的に終了される。従って挿入されるウェイトステ
ートＴｗはウェイト信号ＷＡＩＴが要求するステート数
に拘らず１ステートだけで終了され、その次のステート
Ｔ３でライト信号／ＷＲがネゲートされる。そして上記
同様にライト信号／ＷＲがハイレベルにネゲートされて
初めて内部リセット信号ＲＥＳ３がアクティブレベルに
変化され、これを待ってリセット処理が開始される。こ
のようなウェイト要求のあるバスアクセスサイクルの途
上でリセットが指示されたときは、ウェイトステートは
正規のステート数分だけ挿入されないことがあるため、
正常なデータ書き込み動作は保証されないが、アクセス
対象回路へのライトアクセスの指示が解除された後にリ
セット動作が開始されるため、アクセス対象回路におけ
るデータ破壊は阻止される。尚、図４のアクセスサイク
ルの途中でリセット指示がない場合には点線で示す波形
に従ってアクセスが行われることになり、ウェイトステ
ートは２ステート挿入されることになる。リセット指示
に対してはシステム動作上最優先で処理する必要がある
ためウェイトステートの挿入を途中で打ち切ってその要
求を無効化することは不可欠である考えられる。

【００２２】上記実施例によれば以下の作用効果があ
る。

【００２３】（１）ウェイト要求を伴わないバスアクセ
スサイクルの途中でリセット要求が有ったとき、内部リ
セット信号ＲＥＳ３がアクティブにされて開始される内
部リセット処理は、リード信号／ＲＤ又はライト信号／
ＷＲが非アクティブレベルにされて、外部アクセス対象
回路にバスアクセスサイクル終了が通知された後に開始
されるから、アクセス対象回路におけるデータ破壊はも
とより、リセット投入時に実行されていたバスサイクル
も途切れること無く完全に保証することができる。

【００２４】（２）ウェイト要求を伴うバスアクセスサ
イクルの途中でリセット要求が有ったとき、上記同様内
部リセット処理が開始されるのは、リード信号／ＲＤ又
はライト信号／ＷＲが非アクティブレベルにされて、外
部アクセス対象回路にバスアクセスサイクル終了が通知
された後であるから、アクセス対象回路のデータ破壊を
同じように防止することができる。但し、ウェイトステ
ートが途切れるため、バスサイクルの完全性は保証され
ないが、ウェイトステートの挿入を途中で打ち切ってそ
の要求を無効化することにより、リセット指示に対する
処理を最優先させることができる。

【００２５】（３）上記作用を得るためのリセット制御
回路３０などはマイクロコンピュータ１に内蔵されてい
るから、同様の機能を外付け回路で個別的に対処する手
間が省け、さらにそのような個別的な対処による論理上
若しくは機能上の誤りも未然に防止することができて、
マイクロコンピュータ応用システムの信頼性向上にも寄
与する。

【００２６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２７】例えば、バス開放機能を持つマイクロコン
ピュータの場合、リセット入力有効化前のバス開放状態
解除処理を追加しても良い。

【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、ダイレクトメモ
リアクセスコントローラや表示コントローラなどのよう
なバスマスタモジュールとしての機能を有する各種半導
体集積回路に適用することができる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３０】すなわち、マイクロコンピュータなどによ
るバスアクセスサイクル起動中における外部からのリセ
ット指示に対して、外部に供給すべきバスアクセス制御
信号の非活性化状態を検出した後で初めて内部リセット
動作を開始するから、バスアクセスサイクル途上でリセ
ットが指示されても、アクセスサイクルの異常終了によ
るメモリ等のデータ破壊を阻止する事ができるという効
果がある。さらにウェート要求の無いバスサイクルでは
バスサイクルそれ自体も完全に保証することができる。
このような効果を得るための手段は半導体集積回路それ
自体に内蔵されているから、同様の機能を外付け回路で
個別的に対処する手間を省くことができると共に、マイ
クロコンピュータ応用システムの信頼性向上に寄与する
ことができるという効果を得る。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るマイクロコンピ
ュータをその応用システムと共に示すブロック図であ
る。

【図２】図２は図１のマイクロコンピュータに搭載され
ているリセット制御回路の詳細な一例ブロック図であ
る。

【図３】図３はウェイト要求のないバスアクセスサイク
ルの途中でリセットが指示された場合の一例タイミング
チャートである。

【図４】図４はウェイトが要求されたバスアクセスサイ
クルの途中でリセットが指示された場合の一例タイミン
グチャートである。

【図５】図５はバスアクセスサイクル途上でのリセット
要求をそのまま処理した場合の不都合を説明するための
タイミングチャートである。

【符号の説明】

１ マイクロコンピュータ １０ バスコントロール回路 １０Ａ コントロール信号生成部 ＢＵＦ１ 出力バッファ １４ マイクロアドレスコントローラ １６ デコード回路 ２２ 演算器 ２４ クロックパルスジェネレータ ３０ リセット制御回路 ＣＬＫ クロック信号 ＦＦ１，ＦＦ２，ＦＦ３ フリップフロップ ＡＮＤ１，ＡＮＤ２ アンドゲート ＮＡＮＤ３，ＮＡＮＤ４ ナンドゲート ＮＯＲ１ ノアゲート ／ＲＥＳ リセット信号 ＲＥＳ２ 制御信号 ＲＥＳ３ 内部リセット信号 ／ＲＤ リード信号 ／ＷＲ ライト信号 ／ＷＡＩＴ ウェイト信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して動作され、外部
   に対してバスアクセス制御可能であって、且つ外部から
   非同期でリセットが指示されることにより内部状態が初
   期化される半導体集積回路において、 外部から供給されるリセット信号を前記クロック信号に
   同期化する同期化手段と、外部に供給すべきバスアクセ
   ス制御信号の非活性化状態を検出する検出手段と、前記
   検出手段による非活性化状態の検出を条件に前記同期化
   手段で同期化された信号を直接又は間接的に内部リセッ
   ト信号として出力させるゲート手段とを設けたものであ
   ることを特徴とする半導体集積回路。
2. 【請求項２】 バスサイクル引き延ばしのための外部制
   御信号の活性化を受けてアクセス制御信号の非活性化タ
   イミングを遅延制御するための制御手段を更に有する請
   求項１記載の半導体集積回路において、前記同期化手段
   の所定の遅延出力により、前記バスサイクル引き延ばし
   のための外部制御信号によるアクセス制御信号の非活性
   化タイミングの遅延状態を強制的に解除するための論理
   手段を設けて成る半導体集積回路。
3. 【請求項３】 命令解読手段と命令実行手段を備えてマ
   イクロコンピュータ化されて成る請求項１又は２記載の
   半導体集積回路。