JPH05127788A - スイツチ信号の多入力回路 - Google Patents
スイツチ信号の多入力回路Info
- Publication number
- JPH05127788A JPH05127788A JP31515591A JP31515591A JPH05127788A JP H05127788 A JPH05127788 A JP H05127788A JP 31515591 A JP31515591 A JP 31515591A JP 31515591 A JP31515591 A JP 31515591A JP H05127788 A JPH05127788 A JP H05127788A
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- JP
- Japan
- Prior art keywords
- switch
- data
- data output
- parallel interface
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 パラレルインターフェースの使用端子数を削
減し、多くのスイッチのデータ入力を可能にする。 【構成】 パラレルインターフェース１、ＣＰＵ２、複
数の１６進スイッチ３により構成され、インターフェー
ス１およびスイッチ３間が、共通データバス４とスイッ
チ３のデータ出力許可信号線５により接続されている。
そして、データ出力許可信号によりデータ出力スイッチ
３を選択し、共通データバス４を使用してデータの入力
を行なう。これにより、パラレルインターフェースの使
用端子数が削減される。
減し、多くのスイッチのデータ入力を可能にする。 【構成】 パラレルインターフェース１、ＣＰＵ２、複
数の１６進スイッチ３により構成され、インターフェー
ス１およびスイッチ３間が、共通データバス４とスイッ
チ３のデータ出力許可信号線５により接続されている。
そして、データ出力許可信号によりデータ出力スイッチ
３を選択し、共通データバス４を使用してデータの入力
を行なう。これにより、パラレルインターフェースの使
用端子数が削減される。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵに制御されている
パラレルインターフェースに複数のスイッチのデータを
取り込むスイッチ信号の多入力回路に関する。
パラレルインターフェースに複数のスイッチのデータを
取り込むスイッチ信号の多入力回路に関する。
【０００２】
【従来の技術】従来、この種のスイッチ信号の多入力回
路は、図２に示すように、ＣＰＵ１２に接続されたパラ
レルインターフェース１１（ＬＳＩ）に複数のスイッチ
１３のデータを取り込むもので、パラレルインターフェ
ース１１に各スイッチ１３のデータ出力端子をそれぞれ
接続しており、パラレルインターフェース１１の入出力
端子数だけスイッチ１３のデータを入力することができ
ていた。
路は、図２に示すように、ＣＰＵ１２に接続されたパラ
レルインターフェース１１（ＬＳＩ）に複数のスイッチ
１３のデータを取り込むもので、パラレルインターフェ
ース１１に各スイッチ１３のデータ出力端子をそれぞれ
接続しており、パラレルインターフェース１１の入出力
端子数だけスイッチ１３のデータを入力することができ
ていた。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来のスイッチ信号の多入力回路にあっては、パラレルイ
ンターフェースＬＳＩの入出力端子数だけのデータしか
入力できないので、スイッチ数を増やす必要がある場
合、パラレルインターフェースＬＳＩの使用端子数も比
例して増加する欠点があり、それだけ、プリント基板の
配線を複雑にしてしまうという問題があった。そして、
多くのスイッチを扱う場合は、パラレルインターフェー
スＬＳＩの素子数も増えて、回路を大きくする欠点があ
った。
来のスイッチ信号の多入力回路にあっては、パラレルイ
ンターフェースＬＳＩの入出力端子数だけのデータしか
入力できないので、スイッチ数を増やす必要がある場
合、パラレルインターフェースＬＳＩの使用端子数も比
例して増加する欠点があり、それだけ、プリント基板の
配線を複雑にしてしまうという問題があった。そして、
多くのスイッチを扱う場合は、パラレルインターフェー
スＬＳＩの素子数も増えて、回路を大きくする欠点があ
った。
【０００４】本発明は、上記の問題点にかんがみてなさ
れたもので、パラレルインターフェースの使用端子数を
削減し、多くのスイッチのデータ入力を可能にしたスイ
ッチ信号の多入力回路の提供を目的とする。
れたもので、パラレルインターフェースの使用端子数を
削減し、多くのスイッチのデータ入力を可能にしたスイ
ッチ信号の多入力回路の提供を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチ信号の多入力回路は、ＣＰＵに制御さ
れている入出力パラレルインターフェースに複数のスイ
ッチのデータを取り込むスイッチ信号の多入力回路にお
いて、各スイッチのデータ出力端子を各スイッチ共通の
共通データバスに接続するとともに、各スイッチの出力
を選択的に許可するデータ出力許可手段を設けた構成と
してある。
本発明のスイッチ信号の多入力回路は、ＣＰＵに制御さ
れている入出力パラレルインターフェースに複数のスイ
ッチのデータを取り込むスイッチ信号の多入力回路にお
いて、各スイッチのデータ出力端子を各スイッチ共通の
共通データバスに接続するとともに、各スイッチの出力
を選択的に許可するデータ出力許可手段を設けた構成と
してある。
【０００６】そして、必要に応じ、上記データ出力許可
手段は、パラレルインターフェースと各スイッチとをそ
れぞれ接続する信号線と、データ出力を許可するスイッ
チにデータ出力許可信号を上記信号線を介して送出する
データ出力許可信号出力機能とを備え、データ出力許可
信号を受信したスイッチにデータ出力を行わせる構成と
してある。
手段は、パラレルインターフェースと各スイッチとをそ
れぞれ接続する信号線と、データ出力を許可するスイッ
チにデータ出力許可信号を上記信号線を介して送出する
データ出力許可信号出力機能とを備え、データ出力許可
信号を受信したスイッチにデータ出力を行わせる構成と
してある。
【０００７】
【作用】上記構成からなるスイッチ信号の多入力回路に
よれば、データ出力許可手段によりデータ出力スイッチ
が選択され、パラレルインターフェースとスイッチ間が
共通データバスで接続されているので、この共通データ
バスを使用してデータの入力が行われる。
よれば、データ出力許可手段によりデータ出力スイッチ
が選択され、パラレルインターフェースとスイッチ間が
共通データバスで接続されているので、この共通データ
バスを使用してデータの入力が行われる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係るスイッチ信
号の多入力回路を示すブロック図である。
て説明する。図１は本発明の一実施例に係るスイッチ信
号の多入力回路を示すブロック図である。
【０００９】図において、実施例に係る多入力回路は、
１６進スイッチ３を４個備え、そのデータを入力すると
きの回路例を示している。１はパラレルインターフェー
ス、２はパラレルインターフェース１を制御しているＣ
ＰＵである。１６進スイッチ３にデータを設定してＣＰ
Ｕ２に読み込ませるとき、通常パラレルインターフェー
ス１を介してデータ入力を行なう。
１６進スイッチ３を４個備え、そのデータを入力すると
きの回路例を示している。１はパラレルインターフェー
ス、２はパラレルインターフェース１を制御しているＣ
ＰＵである。１６進スイッチ３にデータを設定してＣＰ
Ｕ２に読み込ませるとき、通常パラレルインターフェー
ス１を介してデータ入力を行なう。
【００１０】上記１６進スイッチ３とパラレルインター
フェース１間は各スイッチ３共通の共通データバス４で
接続されており、各１６進スイッチ３のコモン端子にパ
ラレルインターフェース１からのデータ出力許可信号を
入力する信号線５を接続してある。
フェース１間は各スイッチ３共通の共通データバス４で
接続されており、各１６進スイッチ３のコモン端子にパ
ラレルインターフェース１からのデータ出力許可信号を
入力する信号線５を接続してある。
【００１１】すなわち、スイッチ１つにつきインターフ
ェース端子を１つ出力用として設定し、出力信号を各ス
イッチ３のコモンに接続し、スイッチ３のデータ出力許
可信号送出用として使用している。各１６進スイッチ３
のデータの出力はパラレルインターフェース１を介して
ＣＰＵ２により制御される。
ェース端子を１つ出力用として設定し、出力信号を各ス
イッチ３のコモンに接続し、スイッチ３のデータ出力許
可信号送出用として使用している。各１６進スイッチ３
のデータの出力はパラレルインターフェース１を介して
ＣＰＵ２により制御される。
【００１２】したがって、実施例に係るスイッチ信号の
多入力回路によれば、データ出力許可信号をＣＰＵ２で
操作すると、パラレルインターフェース１回路には、各
スイッチ３の共通データバス４を介して、各スイッチ３
のデータが順々に入力する。すなわち、１６進スイッチ
１個づつデータ出力許可信号を与えることによって、共
通データバス４を使用してＣＰＵ２はデータ入力が可能
となる。
多入力回路によれば、データ出力許可信号をＣＰＵ２で
操作すると、パラレルインターフェース１回路には、各
スイッチ３の共通データバス４を介して、各スイッチ３
のデータが順々に入力する。すなわち、１６進スイッチ
１個づつデータ出力許可信号を与えることによって、共
通データバス４を使用してＣＰＵ２はデータ入力が可能
となる。
【００１３】これにより、パラレルインターフェースＬ
ＳＩの使用端子数を削減し、１つのインターフェース素
子により多くのスイッチのデータを入力することが可能
になる。
ＳＩの使用端子数を削減し、１つのインターフェース素
子により多くのスイッチのデータを入力することが可能
になる。
【００１４】
【発明の効果】以上説明したように本発明のスイッチ信
号の多入力回路によれば、従来の回路に比較して、同数
のスイッチのデータを入力する際、インターフェースの
使用端子数の削減を図ることができる。そのため、プリ
ント基板上の配線の削減，簡易化を図ることができる。
また、多くのスイッチを使用する場合には、インターフ
ェースの空いてる端子を使用できるので、インターフェ
ース素子の削減を図ることができるという効果がある。
号の多入力回路によれば、従来の回路に比較して、同数
のスイッチのデータを入力する際、インターフェースの
使用端子数の削減を図ることができる。そのため、プリ
ント基板上の配線の削減，簡易化を図ることができる。
また、多くのスイッチを使用する場合には、インターフ
ェースの空いてる端子を使用できるので、インターフェ
ース素子の削減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るスイッチ信号の多入力
回路を示すブロック図である。
回路を示すブロック図である。
【図２】従来のスイッチ信号の多入力回路を示すブロッ
ク図である。
ク図である。
１ パラレルインターフェース ２ ＣＰＵ ３ １６進スイッチ ４ 共通データバス ５ データ出力許可信号線
Claims (2)
- 【請求項１】 ＣＰＵに制御されている入出力パラレル
インターフェースに複数のスイッチのデータを取り込む
スイッチ信号の多入力回路において、各スイッチのデー
タ出力端子を各スイッチ共通の共通データバスに接続す
るとともに、各スイッチの出力を選択的に許可するデー
タ出力許可手段を設けたことを特徴とするスイッチ信号
の多入力回路。 - 【請求項２】 上記データ出力許可手段は、パラレルイ
ンターフェースと各スイッチとをそれぞれ接続する信号
線と、データ出力を許可するスイッチにデータ出力許可
信号を上記信号線を介して送出するデータ出力許可信号
出力機能とを備え、データ出力許可信号を受信したスイ
ッチにデータ出力を行わせることを特徴とする請求項１
記載のスイッチ信号の多入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31515591A JPH05127788A (ja) | 1991-11-05 | 1991-11-05 | スイツチ信号の多入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31515591A JPH05127788A (ja) | 1991-11-05 | 1991-11-05 | スイツチ信号の多入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127788A true JPH05127788A (ja) | 1993-05-25 |
Family
ID=18062084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31515591A Pending JPH05127788A (ja) | 1991-11-05 | 1991-11-05 | スイツチ信号の多入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8229271B2 (en) | 2008-10-01 | 2012-07-24 | Renesas Electronics Corporation | Microcomputer, system including the same, and data transfer device |
-
1991
- 1991-11-05 JP JP31515591A patent/JPH05127788A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8229271B2 (en) | 2008-10-01 | 2012-07-24 | Renesas Electronics Corporation | Microcomputer, system including the same, and data transfer device |
| US8886008B2 (en) | 2008-10-01 | 2014-11-11 | Renesas Electronics Corporation | Microcomputer, system including the same, and data transfer device |
| US9610895B2 (en) | 2008-10-01 | 2017-04-04 | Renesas Electronics Corporation | Microcomputer, system including the same, and data transfer device |
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