JPH05127988A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、記憶装置に使用されるクロック入
力付きのセルフタイムドRAM(STRAM)を用いた記憶ユニッ
トに、複数個のメモリ単位を設け、この複数のメモリ単
位に共通にアドレスを供給し、該複数のメモリ単位中の
１個を選択するときのメモリ単位選択信号を入力する方
法に関し、該メモリ単位を読み出すときにもアクセスタ
イムを増加させない。 【構成】 書込み時には、ユニット選択信号(US), アド
レス(ADD),書込みデータ(WD), 書込み許可信号(WE), メ
モリ単位選択信号(WAY) を、該記憶ユニットに同一タイ
ミングで入力し、同じタイミングで入力したクロック(C
LK) によって、該記憶ユニット内にこれらの信号を取り
込ませて、該選択信号(WAY) により１つのメモリ単位に
のみに書込みを行い、読み出し時には、該読み出しの為
の選択信号(WAY) を上記クロックを使用しないで、該読
み出しデータが確定した時点で入力するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機等の記憶装
置に使用されるクロック入力付きのセルフタイムドＲＡ
Ｍ（ＳＴＲＡＭ）を用いた記憶ユニットに関連し、特
に、該クロック入力付きのセルフタイムドＲＡＭ（ＳＴ
ＲＡＭ）への書き込み時間と，読み出し時間を変える必
要がある場合の制御方法に関する。

【０００２】従来から、電子計算機等の記憶装置を、複
数個の記憶ユニットで構成する場合、チップセレクト信
号(CS)に基づいて、該記憶ユニットを制御するのに必要
なタイミングを生成し、該記憶ユニットを制御して、読
み出し, 書き込み制御を行う方法があるが、この方法で
は、外部で、該記憶ユニットを制御する為のタイミング
を生成する必要があり、制御が複雑になるという問題が
ある。

【０００３】そこで、該記憶ユニットに対して、ユニッ
ト選択信号（ＵＳ），アドレス（ＡＤＤ），書き込みデ
ータ（ＷＤ），書き込み許可信号（ＷＥ），複数のメモ
リ単位(1) 中から１つのメモリ単位(1) を選択指定する
メモリ単位選択信号（ＷＡＹ）を同一タイミングで入力
し、同様に入力したＲＡＭクロック（ＣＬＫ）によっ
て、マスタラッチにラッチして、上記の各信号を記憶ユ
ニット内に取り込ませることで、読み出し動作，書き込
み動作を行わせるクロック入力付きのセルフタイムドＲ
ＡＭ（ＳＴＲＡＭ）が知られている。

【０００４】このクロック入力付きのセルフタイムドＲ
ＡＭ（ＳＴＲＡＭ）は、該記憶ユニットを制御する為の
制御信号を、同一タイミングで該記憶ユニットに入力す
るだけて事足りるので、制御が簡単になる利点を有する
が、読み出し時においては、該各種の制御信号をマスタ
ラッチにラッチしたタイミングから読み出し動作が開始
されるように動作する為、例えば、該記憶ユニットが複
数個のメモリ単位で構成されていて、その内の一つを選
択する為のメモリ単位選択信号（ＷＡＹ）を必要とする
場合、該メモリ単位選択信号（ＷＡＹ）が入力されてか
らでないと、該読み出し動作を行うことができず、後述
の中間バッファ（所謂、キャッシュメモリ）等において
は、アクセスタイムを増加させてしまい、該計算機シス
テムの性能を低下させる要因となる問題があり、該クロ
ック入力付きのセルフタイムドＲＡＭ（ＳＴＲＡＭ）を
使用したキャッシュメモリでも、アクセスタイムを増加
させることのない制御方法が必要とされる。

【０００５】

【従来の技術】図３は、中間バッファの構成例を示した
図であり、図４，図５は、従来のメモリ制御方法を説明
する図であり、図４(a) は構成例を示し、図５(b) は動
作タイムチャートを示している。

【０００６】先ず始めに、このクロック入力付きのセル
フタイムドＲＡＭ（以下、ＳＴＲＡＭという) で構成さ
れる記憶ユニットが使用される環境について説明する。
本記憶ユニットは、図３に示した、中間バッファ（以
下、ＧＢＳという）10と呼ばれる記憶装置に搭載され
る。このＧＢＳ 10 には、図示されていない主記憶装置
にある記憶データのコピーをブロック単位で持つが、該
ＧＢＳ 10 がどのアドレスのブロックデータを格納して
いるかを管理するために、このアドレスそのものをデー
タとして格納（登録）しておく記憶制御メモリ（ＧＢＳ
タグ部) 10aがある。

【０００７】図示されていない中央処理装置(CPU) 等か
らのメモリアクセスがあった場合、先ず、要求アドレス
を含むブロックが、該ＧＢＳデータ部 10b上に存在する
かどうかを見るために、上記ＧＢＳタグ部（以下、単
に、ＴＡＧという）10a を検索する。

【０００８】これは、該ＴＡＧ 10aを読み出すことで行
われ、読み出した内容であるアドレスデータと要求アド
レスを比較することで判断する。該ＴＡＧ 10aの読み出
しは、要求アドレスの下位アドレスによって行う。通
常、ＴＡＧ 10aはヒット率を向上させるために、１つの
検索アドレスに対して複数個の登録アドレスデータを持
つ。この数が連想数でありＷＡＹ数で示す。

【０００９】この登録アドレスは、主記憶アドレスの上
位アドレスに対応しており、検索に際しては、複数個の
登録アドレスと要求アドレスを一度に比較する。いずれ
かの登録アドレスと一致した場合、ＧＢＳ 10 上には、
このアドレスのデータが存在することになり、どのＷＡ
Ｙで一致したかを示すメモリ単位選択信号(WAY)(図３で
は、ヒット信号で示す) をＧＢＳデータ部 10bの選択回
路(SEL) 10d に送出する。

【００１０】一方、要求アドレスの下位アドレスは、Ｔ
ＡＧ 10bの検索と同時にＧＢＳデータ部 10bにも送出さ
れており、このアドレスによってＧＢＳデータ部 10b上
に搭載されている各記憶ユニット内の複数個（連想個
数，ＷＡＹ数）ある各メモリ単位は同時に読み出し動作
が実行されている。

【００１１】上記ＴＡＧ 10aに使用されるＲＡＭは、Ｇ
ＢＳデータ部10bに比べて高速のＲＡＭを使用している
が、比較結果を得るには時間がかかる。しかしこの時間
中、ＧＢＳデータ部 10b側では、各メモリ単位が同時に
起動されていて読み出しデータが出ている時間であり、
該メモリ単位選択信号(WAY) が遅れてＧＢＳデータ部10
bに到着したとしても、各読み出しデータ出力の中から
目的のメモリ単位を単に選択するだけの時間であればよ
いので、この遅れ時間は無視できる。このためにＴＡＧ
10aを検索する時間を無視することができていた。

【００１２】該ＧＢＳデータ部 10bに対するストア動作
は、公知のＬＲＵによってリプレースするＷＡＹを決定
した後に、起動を掛けることができるので、アドレスと
同一タイミングで選択アドレスを送出することができ
る。

【００１３】然し、従来技術における、上記ＳＴＲＡＭ
を，該中間バッファ（キャッシュメモリ）の記憶ユニッ
トを使用した場合、性能低下などの不都合が生じる。こ
れを説明するために、従来技術における回路構成を図４
(a) に、タイムチャートを図４(b) に示す。

【００１４】先ず、ここでは１つの記憶ユニット内に４
つのメモリ単位(1) 〜(4) 1 が設けられているとする。
システムクロック (図５参照) に同期して作成されたア
ドレス(ADD) 等の総ての入力信号は、該記憶ユニット内
のマスタラッチ(LATCH) 2 に入力され、同様にシステム
クロックに同期して作成されたクロック信号（ＲＡＭＣ
ＬＫ、以下、単に、ＣＬＫという）の入力によってラッ
チされる。

【００１５】このマスタラッチ(LATCH) 2 の出力は記憶
ユニット内部に分配される。図５(b) のタイムチャート
に示すようにアドレス信号（ＡＤＤ），メモリ単位選択
信号（ＷＡＹ），書き込み許可信号（ＷＥ），ユニット
選択信号（ＵＳ），書き込みデータ（ＤＩＮ）は、該マ
スタラッチ(ＬＡＴＣＨ) 2 がセットするに必要な最小
時間幅で総て同時に入力される。

【００１６】書き込み時は、デコーダ（ＤＥＣ）4 が有
効になって、メモリ単位選択信号（ＷＡＹ）で選択され
た１個のメモリ単位が選択され、ここに書き込みがサイ
クルタイム内で実行される。

【００１７】読み出し時は、アドレス信号（ＡＤＤ），
ユニット選択信号（ＵＳ），およびメモリ単位選択信号
（ＷＡＹ）が同時に入力される。アドレス（ＡＤＤ）に
よって、４つのメモリ単位(1) 〜(4) 1 は同時に読み出
し動作を行い、メモリ単位選択信号（ＷＡＹ）によって
選択された１個のメモリ単位 1の読み出しデータが選択
され、読み出しデータ（ＤＯＵＴ）として本記憶ユニッ
トの出力となる。

【００１８】

【発明が解決しようとする課題】この構成で問題になる
のは、上記セルフタイムドＲＡＭで構成される記憶ユニ
ットということで、１つのクロックで総ての入力信号が
制御されてしまう点である。本構成の記憶ユニットをＧ
ＢＳのＲＡＭとして使用した場合、図３のＴＡＧ10aか
ら送出されてくる検索結果信号であるメモリ単位制御信
号（ＷＡＹ）の確定を待ってからＧＢＳデータ部10bの
ＲＡＭを起動しなければならなかった。これは、図５
(b) の動作タイムチャートから明らかな如く、システム
のアクセスタイムを増加させてしまい性能低下を招いて
いた。

【００１９】本発明は上記従来の欠点に鑑み、記憶装置
に使用されるクロック入力付きのセルフタイムドRAM(ST
RAM)を用いた記憶ユニットに、複数個のメモリ単位を設
け、この複数のメモリ単位に共通にアドレスを供給し、
該複数のメモリ単位中の１個を選択するときのメモリ単
位選択信号(WAY) を入力する方法において、該読み出し
時に、該メモリ単位を選択する選択信号(WAY) を他のア
ドレス信号(ADD) などと一緒に記憶ユニットに入力する
ことなく、該記憶ユニットをアクセスして、読み出し信
号が該記憶ユニットから読み出されたタイミングにおい
て、該メモリ単位を選択する選択信号(WAY) を入力する
メモリ制御方法を提供することを目的とするものであ
る。

【００２０】

【課題を解決するための手段】図１, 図２は、本発明の
一実施例を示した図であって、図１(a) は構成例を示
し、図２(b) は動作タイムチャートを示している。上記
の問題点は下記の如くの構成されたメモリ制御方法によ
って解決される。

【００２１】(1) クロック入力付きのセルフタイムドＲ
ＡＭ(STRAM) を用いた記憶ユニットにおいて、該記憶ユ
ニット中には複数個のメモリ単位 1を設け、この複数の
メモリ単位 1に共通にアドレスを供給し、且つ、該複数
メモリ単位 1中の１個を選択するためのメモリ単位選択
信号（ＷＡＹ）を入力する方法であって、上記アドレス
等の入力を行うマスタラッチ (ＬＡＴＣＨ) 2 と、メモ
リ単位(1) の出力を取り出すスレーブラッチ (ＳＬＶ)
3 とをマスタスレーブラッチ構成とし、書き込み時に
は、ユニット選択信号（ＵＳ），アドレス（ＡＤＤ），
書き込みデータ（ＷＤ），書き込み許可信号（ＷＥ），
複数のメモリ単位(1) 中から１つのメモリ単位 1を選択
指定するメモリ単位選択信号（ＷＡＹ）を該ユニットに
同一タイミングで入力し、同様に入力したクロック（Ｃ
ＬＫ）によって一時点で、マスタラッチ（ＬＡＴＣＨ)
2 にラッチすることで、該記憶ユニット内にこれらの信
号を取り込ませ、該メモリ単位選択信号（ＷＡＹ）によ
って選択された１つのメモリ単位 1のみに書き込み動作
を実行させ、読み出し時には、上記ユニット選択信号
（ＵＳ）とアドレス（ＡＤＤ）を同時に入力して、上記
クロック（ＣＬＫ）によって、上記マスタラッチ（ＬＡ
ＴＣＨ) 2 にラッチし、これを記憶ユニット内部に取り
組むことで複数個のメモリ単位(1) を同時に読み出し動
作させた後に、読み出しのための上記メモリ単位選択信
号（ＷＡＹ）をクロックを使用せずに入力することで、
複数個のメモリ単位(1)の中から選択された１つ読み出
しデータを、スレーブラッチ（ＳＬＶ) 3 を介して読み
出し、該記憶ユニットの出力とするように構成する。

【００２２】(2) 上記クロック入力付きのセルフタイム
ドＲＡＭ(STRAM) と、マスタスレーブラッチを構成する
マスタラッチ（ＬＡＴＣＨ) 2 と、スレーブラッチ（Ｓ
ＬＶ) 3 とで構成した記憶ユニット内において、現在の
読み出しサイクル時の各メモリ単位 1の出力は、上記ス
レーブラッチ（ＳＬＶ) 3 で、次のサイクルのためのク
ロック（ＣＬＫ）入力の後縁まで保持し、この各出力
は、該次のクロックが入るまでの間の任意時間中に入力
されるメモリ単位選択信号（ＷＡＹ）のみによって、任
意のメモリ単位出力が選択され、該次のクロック入力の
後縁までこれを出力し続けるように構成する。

【００２３】

【作用】即ち、本発明においては、上記ＳＴＲＡＭで構
成される、例えば、ＧＢＳデータ部をアクセスするの
に、読み出し時においては、メモリ単位を選択する選択
信号(WAY) を、読み出しデータが確定した頃に入力でき
るようにする。

【００２４】即ち、読み出し時においては、メモリ単位
を選択する選択信号(WAY) のみを、図１(a) に示したよ
うに、クロック制御から外し、読み出しデータが確定し
た頃に単独で入力できるようにする。

【００２５】ただし，書き込み時におけるこのメモリ選
択信号(WAY) は、該記憶ユニットのサイクルタイムを決
定する重要な入力信号であるために、従来通りクロック
が印加される時に、同時に入力する必要がある。

【００２６】このように記憶ユニットの構成にすること
で、セルフタイムドの便利さ、即ち、外部でメモリ制御
タイミングを生成する必要がなく、記憶ユニットに対す
る制御が簡単であるという特徴を持ち、且つ、読み出し
時にRAM クロック(CLK) に影響されずに任意のタイミン
グで読み出し用の選択信号(WAY) を印加することができ
る。これによって、ＴＡＧの検索時間のために、該選択
信号(WAY) の到着が遅れたとしても、アクセスタイムを
増加させないという効果を持たせることができる。

【００２７】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２は、本発明の一実施例を示した図
である。本発明においては、クロック入力付きのセルフ
タイムドRAM(STRAM)を用いた記憶ユニット、例えば、キ
ャッシュメモリの前述のＧＢＳデータ部 10bに、複数個
のメモリ単位(1) 〜(4) 1 を設け、この複数のメモリ単
位(1) 〜(4) 1 に共通にアドレスを供給し、該複数のメ
モリ単位(1) 〜(4) 1中の１個を選択するときのメモリ
単位選択信号(WAY),、即ち、該キャッシュメモリのＴＡ
Ｇ 10aからの選択信号(WAY) を入力するのに、書込み時
には、ユニット選択信号(US), アドレス(ADD),書込みデ
ータ(WD), 書込み許可信号(WE), メモリ単位選択信号(W
AY) を、該記憶ユニットに同一タイミングで入力し、同
じタイミングで入力したクロック(CLK) によって、該記
憶ユニット内にこれらの信号を取り込ませて、該選択信
号(WAY) により１つのメモリ単位にのみ書込みを行い、
読み出し時には、該読み出しの為の選択信号(WAY) を上
記クロックを使用しないで、該読み出しデータが確定し
た時点で入力するようにする手段が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。

【００２８】以下、図３の中間バッファ（キャッシュメ
モリ）の構成例を参照しながら、図１, 図２によって、
本発明のメモリ制御方法を説明する。本発明によるメモ
リ制御方法においては、マスタラッチ(LATCH) 2 と、ス
レーブラッチ(SLV) 3 とが、公知のマスタスレーブラッ
チを構成している。

【００２９】従って、該マスタラッチ(LATCH) 2 にアド
レス(ADD) 等の制御信号が、RAM クロック(CLK) に基づ
いてラッチされ始めると、即、該メモリ単位 1に対する
アクセスが開始され、スレーブラッチ(SLV) 3 には、該
RAM クロック(CLK) が“１”レベルである間に、該メモ
リ単位 1のアクセス出力がラッチされるように動作し、
次のメモリサイクルのために、該RAM クロック(CLK) が
“０”レベルになって、次のメモリアクセスが開始され
た時点においても、該記憶ユニットの現サイクルの読み
出しデータを継続して出力することができる。

【００３０】図１(a) の回路構成は、メモリ単位選択信
号（ＷＡＹ）がラッチを経由せずに直接，読み出しデー
タの選択回路(SEL) 5 に接続される経路が追加されてい
る。又、各メモリ単位(1) 〜(4) 1の出力点に、上記ス
レーブラッチ(SLV) 3 を追加している。これは図２(b)
のタイムチャートに示したように、次のサイクルのため
のRAM クロック(CLK) が印加されて、該RAM クロック(C
LK) が“０”レベルになっても、この期間は、前述のよ
うに、現サイクルの読み出しデータが継続して出力され
るようにする為である。

【００３１】これによって、各メモリ単位(1) 〜(4) 1
が読み出し動作を行い、読み出しデータが確定した頃に
メモリ単位の選択信号（ＷＡＹ）を入力することで、本
実施例で示した４個のメモリ単位(1) 〜(4) 1 の中より
１個を選択でき、しかも、現サイクルの終わり (即ち、
CLK の後縁) まで、該読み出しデータを保持し続けるこ
とが可能となる。

【００３２】このことは、各メモリ単位 1の出力（ＤＯ
ＵＴ）からデータを受けるレジスタ間までの伝送時間が
大きく、受けレジスタのセットクロックのタイミング位
置を遅らせる必要がある場合、これを次のサイクルのた
めのクロックの立ち上がり時点まで遅らせることが可能
となる事を意味する。

【００３３】この回路構成にすることで、読み出し時に
おいては、アクセスの開始点で入力されたアドレス(AD
D),ユニット選択信号(US)を、RAM クロック(CLK) によ
って記憶ユニット内部に取り込ませ、総てのメモリ単位
を同時に動作させることができ、読み出しデータが確定
した頃に、ゆっくりとしたタイミングで、該メモリ単位
(1) 〜(4) 1 を選択する為の選択信号(WAY) の入力が可
能となるので、従来のようにＴＡＧ 10aの検索時間が無
視できるようになる。

【００３４】書き込みにおいては、従来と変わる点は無
く、一般的なセルフタイムドな記憶ユニットとして扱う
ことができる。又、本記憶ユニットは、読み出し専用の
大容量データの転送メモリに使用することも可能であ
る。これは、次のクロック(CLK) が入るまで各メモリ単
位(1) 〜(4) 1 のスレーブラッチ(SLV) 3 は、それぞれ
のメモリ単位(1) 〜(4) 1 からの読み出しデータを保持
しているので、該メモリ単位(1) 〜(4) 1 を選択する為
の選択信号(WAY)さえ変化させれば、クロックの入力無
しで、これらの読み出しデータを連続して得ることがで
きるからである。

【００３５】即ち、図示されていない受信レジスタが、
該読み出しデータをラッチするのに必要なタイミング間
隔で、該選択信号(WAY) を変化させることで、各メモリ
単位(1) 〜(4) 1 に読み出されて保持されている読み出
しデータを、該受信レジスタに転送することができ、本
実施例の場合、各メモリ単位 1の４倍の容量を持つ記憶
ユニットとして使用することができる。｛特許請求の範
囲の請求項２に記載の発明に対応する。｝

【００３６】

【発明の効果】以上、詳細に説明したように、本発明の
メモリ制御方法は、クロック入力付きのセルフタイムド
RAM(STRAM)を用いた記憶ユニット、例えば、キャッシュ
メモリの前述のＧＢＳデータ部 10bに、複数個のメモリ
単位 1を設け、この複数のメモリ単位 1に共通にアドレ
ス(ADD) を供給し、該複数のメモリ単位 1中の１個を選
択するときのメモリ単位選択信号(WAY),、即ち、該キャ
ッシュメモリのＴＡＧ10aからの選択信号(WAY) を入力
するのに、書込み時には、ユニット選択信号(US), アド
レス(ADD),書込みデータ(WD), 書込み許可信号(WE), メ
モリ単位選択信号(WAY) を、該記憶ユニットに同一タイ
ミングで入力し、同じタイミングで入力したクロック(C
LK) によって、該記憶ユニット内にこれらの信号を取り
込ませて、該選択信号(WAY) により１つのメモリ単位 1
にのみ書込みを行い、読み出し時には、該読み出しの為
の選択信号(WAY)を上記クロックを使用しないで、該読
み出しデータが確定した時点で入力するように構成した
ものであるので、本発明のような記憶ユニットの構成に
することで、セルフタイムドの便利さを持ち、且つ、読
み出し時に、RAM クロック(CLK) に影響されずに、任意
のタイミングで読み出し用の選択信号(WAY) を印加する
ことができる。これによって、ＴＡＧの検索時間のため
に選択信号(WAY) の到着が遅れたとしても、アクセスタ
イムを増加させないという効果を持つ。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図（その１）

【図２】本発明の一実施例を示した図（その２）

【図３】中間バッファの構成例を示した図

【図４】従来のメモリ制御方法を説明する図（その１）

【図５】従来のメモリ制御方法を説明する図（その２）

【符号の説明】

1 メモリ単位 2 マスタラッ
チ(LATCH) 3 スレーブラッチ(SLV) 4 デコーダ(D
EC) 5 選択回路(SEL)

Claims (2)

【特許請求の範囲】
1. 【請求項１】クロック入力付きのセルフタイムドＲＡＭ
   (STRAM) を用いた記憶ユニットにおいて、該記憶ユニッ
   ト中には複数個のメモリ単位(1) を設け、この複数のメ
   モリ単位(1) に共通にアドレスを供給し、且つ、該複数
   メモリ単位(1) 中の１個を選択するためのメモリ単位選
   択信号（ＷＡＹ）を入力する方法であって、 上記アドレス等の入力を行うマスタラッチ (ＬＡＴＣ
   Ｈ)(2)と、メモリ単位(1) の出力を取り出すスレーブラ
   ッチ (ＳＬＶ)(3)とをマスタスレーブラッチ構成とし、 書き込み時には、ユニット選択信号（ＵＳ），アドレス
   （ＡＤＤ），書き込みデータ（ＷＤ），書き込み許可信
   号（ＷＥ），複数のメモリ単位(1) 中から１つのメモリ
   単位(1) を選択指定するメモリ単位選択信号（ＷＡＹ）
   を該ユニットに同一タイミングで入力し、同様に入力し
   たクロック（ＣＬＫ）によって一時点で、マスタラッチ
   （ＬＡＴＣＨ)(2)にラッチすることで、該記憶ユニット
   内にこれらの信号を取り込ませ、該メモリ単位選択信号
   （ＷＡＹ）によって選択された１つのメモリ単位(1) の
   みに書き込み動作を実行させ、 読み出し時には、上記ユニット選択信号（ＵＳ）とアド
   レス（ＡＤＤ）を同時に入力して、上記クロック（ＣＬ
   Ｋ）によって、上記マスタラッチ（ＬＡＴＣＨ)(2)にラ
   ッチし、これを記憶ユニット内部に取り組むことで複数
   個のメモリ単位(1) を同時に読み出し動作させた後に、
   読み出しのための上記メモリ単位選択信号（ＷＡＹ）を
   クロックを使用せずに入力することで、複数個のメモリ
   単位(1)の中から選択された１つ読み出しデータを、ス
   レーブラッチ（ＳＬＶ)(3)を介して読み出し、該記憶ユ
   ニットの出力とすることを特徴とするメモリ制御方法。
2. 【請求項２】上記クロック入力付きのセルフタイムドＲ
   ＡＭ(STRAM) と、マスタスレーブラッチを構成するマス
   タラッチ（ＬＡＴＣＨ)(2)と、スレーブラッチ（ＳＬ
   Ｖ)(3)とで構成した記憶ユニット内において、現在の読
   み出しサイクル時の各メモリ単位(1) の出力は、上記ス
   レーブラッチ（ＳＬＶ)(3)で、次のサイクルのためのク
   ロック（ＣＬＫ）入力の後縁まで保持し、この各出力
   は、該次のクロックが入るまでの間の任意時間中に入力
   されるメモリ単位選択信号（ＷＡＹ）のみによって、任
   意のメモリ単位出力が選択され、該次のクロック入力の
   後縁までこれを出力し続けることを特徴とするメモリ制
   御方法。