JPH0528042A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 直接アクセス制御を併用した場合の信頼性を
向上させる。 【構成】 直接アクセス制御により入出力装置６から主
記憶装置２へのデータ転送が行なわれると、キャッシュ
制御部３により当該データがキャッシュメモリ４上に転
記されているか否かが判断される。転記されている場合
には、キャッシュ制御部３が当該転記されたデータを無
効とする。この処理と並行して、プロセッサ１から主記
憶装置２に対するライト動作が行なわれると、当該主記
憶装置２からプロセッサ１側に送られる応答信号（１）
１３がキャッシュ制御部３により保持される。そして、
キャッシュ制御部３が主記憶装置２上からキャッシュメ
モリ４上へのデータの転記の判断及び無効化の処理中で
あるときは当該処理が終了した後に、応答信号（２）１
４をプロセッサ１に送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライト動作の信頼性の
向上を図ったキャッシュメモリ制御方式に関するもので
ある。

【０００２】

【従来の技術】図２は、従来のキャッシュメモリ制御方
式の一例を示す図である。図示のシステムには、プロセ
ッサ２１と、主記憶装置２２と、キャッシュ制御部２３
と、キャッシュメモリ２４と、ＤＭＡ２５と、入出力装
置２６等が設けられている。プロセッサ２１は、主記憶
装置２２のデータの一部をキャッシュメモリ２４に読み
出し、当該キャッシュメモリ２４から逐次命令及びデー
タを取り出して実行する。主記憶装置２２は、２ポート
メモリから成り、ローカルバス５１と、システムバス５
３との双方からアクセス可能である。

【０００３】キャッシュメモリ２４は、高速のＲＡＭ
（ランダム・アクセス・メモリ）から成る。キャッシュ
制御部２３は、キャッシュメモリ２４へのリード／ライ
トを制御する。このキャッシュ制御部２３は、ライトス
ルー方式のものである。ライトスルー方式は、プロセッ
サ２１によるライト動作時にキャッシュメモリ２４上の
データの更新とともに、これに対応する主記憶装置２２
上のデータを更新する方式である。尚、プロセッサ２１
がリード又はライトするデータがキャッシュメモリ２４
上に存在することをキャッシュヒットという。一方、プ
ロセッサ２１がリード又はライトするデータがキャッシ
ュメモリ２４上に存在しないことをキャッシュミスとい
う。

【０００４】ローカルバス５１は、プロセッサ２１を、
キャッシュ制御部２３と、主記憶装置２２とに接続す
る。即ち、このローカルバス５１を介して、プロセッサ
２１からキャッシュメモリ２４又は主記憶装置２２への
リード／ライトが行なわれるとともに、キャッシュ制御
部２３と、主記憶装置２２との間のデータ転送が行なわ
れる。システムバス５３には、ＤＭＡ２５と、入出力装
置２６とが接続されている。ＤＭＡ２５によって主記憶
装置２２へアクセスでき、これにより、主記憶装置２２
と入出力装置２６との間でデータ転送が行なわれる。応
答信号５２は、主記憶装置２２がメモリサイクル終了時
に送出する信号である。この応答信号５２により、プロ
セッサ２１はアクセスが完了したと判断し、次の処理に
進む。

【０００５】図３は、キャッシュヒット時のプロセッサ
のライト動作を説明するタイムチャートである。プロセ
ッサ２１のライト動作((a)時点t1）に対して主記憶装置
２２は、応答信号５２を送出する((b)時点t2）。この応
答信号５２により、プロセッサ２１はライトサイクルを
終了する((a)時点t4）。キャッシュ制御部２３では、キ
ャッシュヒットの場合は、プロセッサ２１のライトサイ
クル中に主記憶装置２２へのライトデータと同一のデー
タをキャッシュメモリ２４にライトする((c)時点t3）。
キャッシュミスの場合は、主記憶装置２２のみにデータ
をライトし、キャッシュメモリ２４に対しては、ライト
動作を行なわない。

【０００６】図４は、主記憶装置へのアクセス動作を説
明するタイムチャートである。このタイムチャートは、
入出力装置２６のＤＭＡ２５により、システムバス５３
から主記憶装置２２をアクセスする動作を示す。即ち、
入出力装置２６のＤＭＡ転送に対して((a)時点t1）、主
記憶装置２２は、リード又はライト動作を行なう((b)時
点t2）。ライト動作時には、キャッシュ制御部２３で
は、キャッシュメモリ２４上のデータを無効とするイン
バリッド処理を行なう((c)時点t3）。インバリッド処理
とは、ＤＭＡ転送で主記憶装置にライトした場合、その
書き換えられたデータがキャッシュメモリ２４上に存在
するかどうかチェックして、存在すれば、そのデータを
無効（インバリッド）とする処理である。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、入
出力装置２６のＤＭＡ２５によるメモリサイクルでキャ
ッシュメモリ２４のインバリッド処理中にプロセッサ２
１の主記憶装置２２に対するライト動作が発生した場
合、キャッシュメモリ２４のヒット判定に時間のかかる
システムでは、キャッシュメモリに正しいデータがライ
トできないという問題があった。

【０００８】図５は、従来の方式による不良動作の一例
を示すタイムチャートである。まず、入出力装置２６の
ＤＭＡ転送によりシステムバス５３から主記憶装置２２
へライト動作を要求したとする((a)時点t1）。すると、
主記憶装置２２は、ＤＭＡライトサイクルを開始する
((c)時点t2）。そして、これに応じて、キャッシュ制御
部２３では、前述したインバリッド処理を開始する((e)
時点t3）。このようなＤＭＡライトサイクル中にプロセ
ッサ２１がライト動作を始めたとする((b)時点t4）。す
ると、プロセッサ２１は、このＤＭＡライトサイクルが
終了するまで待たされる((c)時点t5）。

【０００９】主記憶装置２２では、ＤＭＡライトサイク
ルの終了後、プロセッサ２１のライトサイクルを開始す
る((c)時点t6）。キャッシュ制御部２３においても、イ
ンバリッド処理後、プロセッサ２１によるライト動作に
おけるキャッシュヒットを判定してキャッシュヒットと
なった後、ライト動作を開始する。そして、プロセッサ
２１のライトサイクルに対する主記憶装置２２の処理が
キャッシュ制御部２３のキャッシュヒット判定処理より
早い場合、当該キャッシュヒット判定処理後のプロセッ
サ２１のライトより前に主記憶装置２２から応答信号５
２が出力される((d)時点t7）。

【００１０】この応答信号５２の受信により、プロセッ
サ２１のライトサイクルは終了する((c)時点t8）。とこ
ろが、このとき、キャッシュ制御部２３によるキャッシ
ュヒット判定処理後のキャッシュメモリライトが行なわ
れると((e)時点t9）、ＣＰＵライトサイクルが終了して
いるため((c)時点t8）、ライトデータが不確定となって
おり、キャッシュメモリ４に誤ったデータがライトされ
ることになる。以上のような状況を想定すると、キャッ
シュメモリ２４上のデータが破壊される可能性があると
いう問題があった。本発明は、以上の点に着目してなさ
れたもので、プロセッサと、入出力装置のＤＭＡ転送に
よる主記憶装置へのライトが競合した場合のキャッシュ
メモリ上のデータの破壊を防止するようにしたキャッシ
ュメモリ制御方式を提供することを目的とするものであ
る。

【００１１】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、データ処理及び処理したデータの転送を
行なうプロセッサと、当該プロセッサに接続され、デー
タを一時的に格納する主記憶装置と、当該主記憶装置に
格納されたデータの一部を転記するキャッシュメモリ
と、当該主記憶装置に直接アクセス制御方式で接続され
た入出力装置と、前記キャッシュメモリと前記主記憶装
置との間のデータ転送を制御する一方、前記直接アクセ
ス制御による前記入出力装置から前記主記憶装置へのデ
ータ転送時に当該データがキャッシュメモリ上に転記さ
れている場合に当該転記されたデータを無効とするイン
バリッド処理を行なうとともに、前記プロセッサの前記
主記憶装置に対するライト動作時に当該主記憶装置から
プロセッサに送られる応答信号を保持し、前記インバリ
ッド処理中であるときは当該インバリッド処理が終了し
た後に、当該応答信号を前記プロセッサに送出するキャ
ッシュ制御部とから成ることを特徴とするものである。

【００１２】

【作用】本発明のキャッシュメモリ制御方式において
は、直接アクセス制御により入出力装置から主記憶装置
へのデータ転送が行なわれると、キャッシュ制御部によ
り当該データがキャッシュメモリ上に転記されているか
否かが判断される。転記されている場合には、キャッシ
ュ制御部が当該転記されたデータを無効とする。この処
理と並行して、プロセッサから主記憶装置に対するライ
ト動作が行なわれると、当該主記憶装置からプロセッサ
に送られる応答信号がキャッシュ制御部により保持され
る。そして、キャッシュ制御部が主記憶装置上からキャ
ッシュメモリ上へのデータの転記の判断及び無効化の処
理中であるときは当該処理が終了した後に、応答信号を
プロセッサに送出する。即ち、主記憶装置上でライトが
終了しても、キャッシュ制御部が処理中のときは、応答
信号がプロセッサに出力されず、プロセッサの出力する
データは保持されている。従って、キャッシュメモリへ
正常なデータがライトされる。

【００１３】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュメモリ制御方
式の実施例のブロック図である。図示のシステムは、プ
ロセッサ１と、主記憶装置２と、キャッシュ制御部３
と、キャッシュメモリ４と、ＤＭＡ５と、入出力装置６
等から成る。プロセッサ１は、データ処理及び処理した
データの転送を行なう。主記憶装置２は、プロセッサ１
に接続され、入出力装置６内のデータを一時的に格納す
る。キャッシュ制御部３は、キャッシュメモリ４と主記
憶装置２との間のデータ転送を制御する。一方、キャッ
シュ制御部３は、直接アクセス制御による入出力装置６
から主記憶装置２へのデータ転送時に当該データがキャ
ッシュメモリ４上に転記されている場合に当該転記され
たデータを無効とするインバリッド処理を行なう。

【００１４】また、キャッシュ制御部３は、プロセッサ
１の主記憶装置２に対するライト動作時にラッチ回路３
１により当該主記憶装置２からプロセッサ１に送られる
応答信号（１）１３を保持する。そして、キャッシュ制
御部３は、インバリッド処理中であるときは当該インバ
リッド処理が終了した後に、応答信号（２）１４をプロ
セッサ１に送出する。ＤＭＡ５は、データ転送専用の処
理装置であり、プロセッサ１と比較して簡易なものであ
る。

【００１５】入出力装置６は、主記憶装置２に直接アク
セス制御方式で接続されている。即ち、入出力装置６
は、ＤＭＡ５によってプロセッサ１とは独立に主記憶装
置２との間のデータ転送を行なう。ローカルバス１１
は、プロセッサ１、主記憶装置２、キャッシュ制御部３
及びキャッシュメモリ４の相互を接続する。システムバ
ス１２は、主記憶装置２、ＤＭＡ５及び入出力装置６の
相互を接続する。

【００１６】応答信号（１）１３は、プロセッサ１から
主記憶装置２へのアクセスに対して当該主記憶装置２か
らキャッシュ制御部３に送出される。応答信号（２）１
４は、キャッシュ制御部３が応答信号（１）１３を受取
り、所定の条件が成立したとき、信号生成回路３３によ
りプロセッサ１に送出される。

【００１７】図６は、本発明に係るキャッシュ制御部の
詳細を示すブロック図である。図示のように、キャッシ
ュ制御部は、ラッチ回路３１と、キャッシュヒット判定
回路３２と、信号生成回路３３とから成る。ラッチ回路
３１は、フリップフロップ等から成り、応答信号（１）
１３及びリセット信号４７を入力し、ラッチ信号４１を
出力する。キャッシュヒット判定回路３２は、プロセッ
サ（ＣＰＵ）１が要求するデータがキャッシュメモリ４
上に存在するか否かを判定する回路である。即ち、この
キャッシュヒット判定回路３２は、ＣＰＵアドレス４３
及びキャッシュメモリアドレス４４を入力し、比較回路
によって両アドレスを比較し、両アドレスが一致した場
合にヒット信号４５を出力する。

【００１８】信号生成回路３３は、所定の条件が成立し
たとき、応答信号（２）１４を生成する回路である。即
ち、この信号生成回路３３は、ラッチ信号４１、ＣＰＵ
リード／ライト信号４２、ヒット信号４５及びインバリ
ッド処理信号４８を入力し、ラッチ信号４１が有効、Ｃ
ＰＵリード／ライト信号４２がライト、ヒット信号４５
が有効且つインバリッド処理信号４８が無効のとき、応
答信号（２）１４、キャッシュメモリライト信号４６及
びリセット信号４７を出力する。

【００１９】次に、図６を参照して、プロセッサ１が主
記憶装置２へライトしてキャッシュヒットしたときの動
作順序を説明する。まず、図１に示すプロセッサ１は、
ＣＰＵアドレス４３を送出するとともに、リード／ライ
ト信号４２をライトとする。すると、キャッシュヒット
判定回路３２において、ＣＰＵアドレス４３と、キャッ
シュメモリアドレス４４とを比較して両者が一致すれば
ヒットと判定してヒット信号４５を有効とする。

【００２０】信号生成回路３３は、ラッチ信号４１が有
効であり、ＣＰＵリード／ライト信号４２がライトを示
し、且つ、インバリッド処理信号４８が無効なときで、
なお且つヒット信号４５が有効なとき、キャッシュメモ
リライト信号４６を有効とするとともに、応答信号
（２）１４を有効とする。応答信号（２）１４が有効と
なった結果、プロセッサ１はライトサイクルを終了す
る。そのとき、キャッシュメモリライトサイクルも終了
し、リセット信号４７を有効としてラッチ回路３１をリ
セットする。

【００２１】図７は、本発明の方式による動作を説明す
るタイムチャートである。まず、入出力装置６のＤＭＡ
転送によりシステムバス１２から主記憶装置２へライト
動作を要求したとする((a)時点t1）。すると、主記憶装
置２は、ＤＭＡライトサイクルを開始する((c)時点t
2）。そして、これに応じて、キャッシュ制御部３で
は、インバリッド処理を開始する((f)時点t3）。このよ
うなＤＭＡライトサイクル中にプロセッサ１がライト動
作を始めたとする((b)時点t4）。すると、プロセッサ１
は、このＤＭＡライトサイクルが終了するまで待たされ
る((c)時点t5）。

【００２２】主記憶装置２では、ＤＭＡライトサイクル
の終了後、プロセッサ１のライトサイクルを開始する
((c)時点t6）。キャッシュ制御部３においても、インバ
リッド処理後、プロセッサ１によるライト動作における
キャッシュヒットを判定してキャッシュヒットとなった
後、ライト動作を開始する((f)時点t10)。そして、プロ
セッサ１のライトサイクルに対する主記憶装置２の処理
がキャッシュ制御部３のキャッシュヒット判定処理より
早い場合、当該キャッシュヒット判定処理後のプロセッ
サ１のライトより前に応答信号（１）１３が出力される
((d)時点t7）。

【００２３】この応答信号（１）１３は、キャッシュ制
御部３により受信される。キャッシュ制御部３は、イン
バリッド処理の終了後((f)時点t8）、応答信号（２）１
４をプロセッサ１に出力する((e)時点t9）。応答信号
（２）１４の受信により、プロセッサ１のライトサイク
ルは終了する((c)時点t11)。従って、このとき、キャッ
シュ制御部３によるキャッシュヒット判定処理後のキャ
ッシュメモリライトが行なわれても、ＣＰＵライトサイ
クルが継続しているため((c)時点t6〜t11)、ローカルバ
ス１１上のライトデータが保持されており、キャッシュ
メモリ４に正しいデータがライトされる。

【００２４】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御方式によれば、プロセッサのライトに対
し、主記憶装置より送出する応答信号をキャッシュ制御
に取り込み、ラッチし、キャッシュメモリへライト可能
となったとき、プロセッサへ応答信号を送出するように
したので、インバリッド処理やキャッシュヒットミスヒ
ットの判定に時間を要するようなシステムにおいてプロ
セッサのメモリアクセスと入出力装置のＤＭＡによるメ
モリアクセスが複雑に競合してもキャッシュメモリに正
確なデータをライトできる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ制御方式の実施例の
ブロック図である。

【図２】従来のキャッシュメモリ制御方式の一例を示す
図である。

【図３】キャッシュヒット時のプロセッサのライト動作
を説明するフローチャートである。

【図４】主記憶装置へのアクセス動作を説明するタイム
チャートである。

【図５】従来の方式による不良動作の一例を示すタイム
チャートである。

【図６】本発明に係るキャッシュ制御部の詳細を示すブ
ロック図である。

【図７】本発明の方式による動作を説明するフローチャ
ートである。

【符号の説明】 １ プロセッサ ２ 主記憶装置 ３ キャッシュ制御部 ４ キャッシュメモリ ５ ＤＭＡ ６ 入出力装置 １１ ローカルバス １２ システムバス １３、１４ 応答信号

Claims (1)

1. 【特許請求の範囲】 【請求項１】 データ処理及び処理したデータの転送を
   行なうプロセッサと、 当該プロセッサに接続され、データを一時的に格納する
   主記憶装置と、 当該主記憶装置に格納されたデータの一部を転記するキ
   ャッシュメモリと、 当該主記憶装置に直接アクセス制御方式で接続された入
   出力装置と、 前記キャッシュメモリと前記主記憶装置との間のデータ
   転送を制御する一方、前記直接アクセス制御による前記
   入出力装置から前記主記憶装置へのデータ転送時に当該
   データがキャッシュメモリ上に転記されている場合に当
   該転記されたデータを無効とするインバリッド処理を行
   なうとともに、 前記プロセッサの前記主記憶装置に対するライト動作時
   に当該主記憶装置からプロセッサに送られる応答信号を
   保持し、前記インバリッド処理中であるときは当該イン
   バリッド処理が終了した後に、当該応答信号を前記プロ
   セッサに送出するキャッシュ制御部とから成ることを特
   徴とするキャッシュメモリ制御方式。