JPH05127992A

JPH05127992A - ２レベルのキヤツシユ・メモリ内の干渉を低減する装置と方法

Info

Publication number: JPH05127992A
Application number: JP2418243A
Authority: JP
Inventors: B Tucker Charles; ピータツカーチヤールズ
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-12-22
Filing date: 1990-12-25
Publication date: 1993-05-25
Anticipated expiration: 2010-10-18
Also published as: JPH0797354B2; EP0434250A2; DE69031978D1; EP0434250A3; KR100190351B1; EP0434250B1; DE69031978T2; US5136700A

Abstract

(57)【要約】【目的】キャッシュ・コヒーレンスを調べるために第
１レベル・キャッシュにアクセスすることを回避するこ
とである。【構成】本発明は、多重プロセッサ・コンピュータ・
システム内の１つのプロセッサ用の２レベルのキャッシ
ュ・メモリである。多くのプロセッサが共有メモリ・バ
スによって主メモリと接続され、１つ以上のプロセッサ
が直接マップされる２レベルのキャッシュ・メモリを有
する。さらに、このコンピュータ・システムのアドレス
空間の少なくとも一部はこれらのプロセッサによって共
有される。いずれか１つのプロセッサがアドレス空間の
共有部分内のデータを更新すると、対応する信号が共有
データ・バスで転送され、これによって必要なら全ての
キャッシュ・メモリをイネーブルしその内容を更新す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にキャッシュ・
コヒーレンスを必要とする多重プロセッサ・システムで
キャッシュ・メモリを使用することに関し、更に詳しく
は、２レベルのキャッシュ・メモリを使用する場合に多
重プロセッサ・システムのキャッシュ・コヒーレンスを
保持するためのシステムと方法に関する。

【０００２】

【従来の技術】多重プロセッサ・システムの中には、こ
れらのシステムのプロセッサが共有のメモリを有するも
のがあり、これは種々のプロセッサ・のアドレス空間が
重なっていることを意味する。もしこれらのプロセッサ
がキャッシュ・メモリを使用していれば、メモリの特定
のブロックの幾つかのコピーが異なったプロセッサのキ
ャッシュ内に同時に存在することが可能である。「キャ
ッシュのコヒーレンス」を保持するということは、共有
のアドレス空間中の指定したロケーションにデータを書
き込む場合、常にこのシステムは他のいずれかのプロセ
ッサのキャッシュ内に同じメモリ・ロケーションが記憶
されているかどうか判定し、次にこれらのキャッシュを
更新するかまたはさもなければこれらのキャッシュにフ
ラッグを立てることを意味する。多数の従来技術に関す
る論文がキャッシュ・コヒーレンスの種々の特徴を論じ
ている。例として、サッカー（Ｔｈａｃｋｅｒ）、スチ
ュワート（Ｓｔｗａｒｔ）、およびサッタースワイト・
ジュニア（ＳａｔｔｅｒｔｈｗａｉｔｅＪｒ．）によ
る「ファイヤフライ、多重プロセッサ・ワークステーシ
ョン」という表題のＩＥＥＥのコンピュータによる業務
処理、第３７巻、第８号、９０９ないし９２０頁（１９
８８年８月）、およびサッカー（Ｔｈａｃｋｅｒ）、
Ｐ．チャールズ（ＣｈａｌｅｓＰ．）、による「メモ
リを共有する多重プロセッサ用のキャッシュ戦略」とい
う題名のシティコープ／ＴＴＩ（１９８６年３月）のコ
ンピュータ・アーキテクチャ会議録での新しい業績を参
照のこと。これらはここに参考として含まれている。

【０００３】本発明は、特に２レベルのキャッシュを使
用するシステムに関する。ＣＰＵ（中央処理装置）の速
度が速くなるにしたがって、より多くのコンピュータが
２レベルのキャッシュを使用する。２レベルのキャッシ
ュでは、第１レベルのキャッシュは小型であるが非常に
高速であり、ＣＰＵの速度でＣＰＵメモリのリファレン
ス（ｒｅｆｅｒｅｎｃｅｓ）の大部分を供給するよう設
計されている。高性能ＣＰＵではＣＰＵと主メモリとの
間の速度の相違が非常に大きいので（時には１００対１
のオーダ）、大型ではあるが若干低速の第２レベル・キ
ャッシュが第１レベル・キャッシュと主メモリ・システ
ムとの間に設けられる。通常第１レベル・キャッシュは
第２レベルのキャッシュ内の情報のサブセツトを含む。

【０００４】図１は、多重プロセッサ・システム１００
の基本的なアーキテクチャを示す。このシステム１００
は、数台のＣＰＵ１０２、１０４、１０６、および入出
力プロセッサ１０８、を有し、これらのプロセッサは全
て共有メモリ・バスによって大型ではあるが若干低速の
主メモリ１１０と接続される。各々のＣＰＵは、小型で
あるが非常に高速の第１レベル・キャッシュ１２０と、
この第１レベル・キャッシュ１２０よりも大型であるが
若干低速の第２キャッシュ１２２とを有する。

【０００５】いわゆる「十進法」を使用すれば、第１レ
ベル・キャッシュ１２０は一般的に第２レベルのキャッ
シュ１２２の約１０倍の速度であり、第２レベルのキャ
ッシュ１２２の約１０分の１の寸法である。同時に、第
２レベルのキャッシュ１２２は一般的に主メモリ１１０
の約１０倍の速度であり、主メモリの約１０分の１の寸
法である。もちろん、これらの比率は概算値でしかな
い。キャッシュと主メモリは２の階乗に等しい寸法を有
する傾向があるので（例えば、キャッシュ用に１６Ｋま
たは６４Ｋバイトおよび主メモリ用に１２８メガ）、キ
ャッシュとメモリの実際の寸法の比率は通常２の因数
（４、８、１６または３２のように）となる。例えは、
第１レベル・キャッシュ１２０はアクセス速度が１０ナ
ノ秒で１６Ｋバイトの寸法を有し、第２レベルのキャッ
シュはアクセス時間が１００ナノ秒で２５６Ｋバイトの
寸法を有し、主メモリはアクセス時間が５００ナノ秒で
４，０９６Ｋバイトの寸法を有することが可能である。

【０００６】ＣＰＵ１０４とこれのキャッシュ１２０お
よび１２２を検討する。システムのいずれか他の場所
（例えば、入出力プロセッサ１０８）での事象が第２レ
ベルのキャッシュ１２２に入力を発生させて無効になる
かまたは新しいデータによって更新される場合、これら
の入力がまた第１レベル・キャッシュ１２０に記憶され
ているかどうかを判定することが必要である。第１レベ
ル・キャッシュ１２０は第２レベルのキャッシュ１２２
よりはるかに小型であるので、通常この情報は第１レベ
ル・キャッシュ１２０には存在しないケースとなる。さ
らに、データ入力の存在または不在を判定するために第
１レベル・キャッシュをアクセスすると、ＣＰＵ１０４
によるアクセスを妨害しシステム全体の性能を低下させ
る。

【０００７】本発明は、第１レベル・キャッシュへの不
必要なアクセスを避けることができるように、第２レベ
ル・キャッシュの制御論理によって、この第１レベル・
キャッシュ内にデータが存在するかどうかを判定するこ
とが可能になる。

【０００８】

【発明の概要】要約すれば、本発明は、多重プロセッサ
・コンピュータ・システム内の１つのプロセッサ用の２
レベルのキャッシュ・メモリである。多くのプロセッサ
が共有メモリ・バスによって主メモリと接続され、１つ
以上のプロセッサが直接マップされる２レベルのキャッ
シュ・メモリを有する。さらに、このコンピュータ・シ
ステムのアドレス空間の少なくとも一部はこれらのプロ
セッサによって共有される。いずれか１つのプロセッサ
がアドレス空間の共有部分内のデータを更新すると、対
応する信号が共有データ・バスで転送され、これによっ
て必要なら全てのキャッシュ・メモリをイネーブルしそ
の内容を更新する。

【０００９】この２レベルのキャッシュ・メモリは小型
であるが非常に高速の第１キャッシュ・メモリと、第１
キャッシュ・メモリより低速であるが主メモリよりはる
かに高速の大型の第２キャッシュ・メモリを有する。両
方のキャッシュ共直接マップされ、第１キャッシュに記
憶されたデータの各行はまた第２キャッシュのブロック
の１つに記憶される。標準として、各々のキャッシュ
は、指示されたアドレス（すなわち、メモリ・ロケーシ
ョン）がその行またはブロックに何時記憶されたかを判
定するための制御論理を有する。

【００１０】本発明の目的は、もし更新されたロケーシ
ョンが第１キャッシュ内に実際に記憶されていなけれ
ば、キャッシュ・コヒーレンスを調べるために第１レベ
ル・キャッシュにアクセスすることを回避することであ
るが、この理由は、第１キャッシュに対する不必要なコ
ヒーレンスを調べるためのアクセスがプロセッサによる
アクセスと干渉し、システムの性能を低下させるからで
ある。

【００１１】キャッシュの調査が行われる場合の第１レ
ベル・キャッシュへの疑似アクセスを防止するために、
本発明は、キャッシュを調べることによって更新される
指定されたロケーションが第１キャッシュ内に位置する
かどうかを判定するための別のハードウエアを有する第
２キャッシュを設ける。特に、第２キャッシュは特別の
テーブル（すなわち、メモリ・アレイ）を有し、これは
第１キャッシュ内の各々の行に対するポインタを記憶す
る。このポインタは、第１キャッシュの対応する行に記
憶されたのと同じデータを記憶する第２キャッシュ内の
ブロックを示す。

【００１２】第２キャッシュの制御論理が指定されたア
ドレスがこの第２キャッシュに位置することを示す場
合、第２キャッシュ内のルックアップ回路は、指定され
たアドレスと対応する特別のテーブル内のポインタを指
定されたアドレスの予め決められた部分と比較する。も
しこれらの２者が一致した場合、次にこの指定されたア
ドレスは第１キャッシュ内に位置され、この第１キャッ
シュは更新される。

【００１３】本発明の他の目的および特徴は、図面と関
連させた場合、以下の詳細な説明と添付の請求項からよ
り容易に明らかとなる。

【００１４】

【実施例】図１は、複数のプロセッサが２レベルのキャ
ッシュを有する多重プロセッサ・コンピュータ・システ
ムを示す。２レベルのキャッシュを有することに対する
誘因は以下の通りである。単一レベルのキャッシュを介
してメモリと接続されたＣＰＵの場合、このＣＰＵによ
って行われるメモリを参照するための有効な（すなわ
ち、平均の）アクセス時間Ｔ_ａｃｃは、Ｔ_ａｃｃ＝（Ｔ_{ｃａｃｈｅ１}＊ｈ１）＋Ｔ_{ｍｅｍｏｒｙ}
＊（１−ｈ１）である。ここで、Ｔ_{ｃａｃｈｅ１}はキャ
ッシュのアクセス時間、Ｔ_{ｍｅｍｏｒｙ}は主メモリのア
クセス時間、ｈ１はそれらのアクセスがキャッシュに収
容される（すなわち「ヒット・イン」される）時間の分
数である。ｈ１はヒット・レート（ｈｉｔｒａｔｅ）
と呼ばれることもある。

【００１５】２レベルのキャッシュを介してメモリと接
続されたＣＰＵの場合、このＣＰＵによって行われるメ
モリを参照するための有効な（すなわち、平均の）アク
セス時間Ｔａｃｃは、である。ここで、Ｔ_{ｃａｃｈｅ１}は第１キャッシュ（高
速）のアクセス時間、Ｔ_{ｃａｃｈｅ２}は第２のより遅い
キャッシュのアクセス時間、Ｔ_{ｍｅｍｏｒｙ}は主メモリ
のアクセス時間、ｈ１は第１キャッシュのヒット・レー
ト、ｈ２は第２キャッシュのヒッ卜・レートである。

【００１６】通常Ｔ_{ｃａｃｈｅ１}は、ＣＰＵの１または
２サイクル時間であり、Ｔ_{ｍｅｍｏｒｙ}は高速のＣＰＵ
を有するシステムの数１００サイクルになる可能性があ
る。システム全体の設計目標は、Ｔ_ａｃｃを最小にし、
一方実用に供することができ経済的なキャッシュの実行
を提供することである。高性能なシステムでは、このこ
とは２レベルのキャッシュを設けることによって行うこ
とができ、この場合第１レベルは第２レベルよりも非常
に小型である。第１キャッシュが小型であることは、第
１キャッシュのヒット・レートｈ１を、０．８のオーダ
で小さくし、一方第２キャッシュのヒット・レートｈ２
は、１．０に非常に近い。この第１レベル・キャッシュ
は、高速で安価にできるように小型でなければならず、
一方第２レベルのキャッシュは、小型のキャッシュでの
見落としで主メモリへのアクセスの時間が長くかかる不
都合を殆ど発生させないように大型でなければならな
い。

【００１７】多重プロセッサ・システム、すなわち入出
力装置がデータを主メモリに書き込むことができるシス
テムの場合、キャッシュのコヒーレンスを維持すること
に必要なのは、各メモリの更新を実行することがそのキ
ャッシュに記憶したデータに影響するかどうかを各々の
システムのキャッシュが判定できることである。例え
ば、図１の内容で、プロセッサ１０２、１０４、１０６
または１０８の１つによってメモリ・ロケーションが更
新される場合、常にメモリ・バス１１２は更新中のデー
タのアドレス（すなわち、ロケーション）を示す信号を
搬送し、このことによって、他のプロセッサのキャッシ
ュが指定されたロケーションに現在データを記憶してい
るかどうかをこれらのプロセッサが判定することが可能
になる。換言すれば、各々のプロセッサのキャッシュ
は、このメモリ・バス１１２を監視し、キャッシュ・コ
ヒーレンスを保持するために必要ならばこれらの内容を
更新する。

【００１８】２レベルのキャッシュ・システムでは、第
２レベルのキャッシュ１２２はＣＰＵ１０４とメモリ・
バス１１２によって共有されているリソース（資源）で
あると考えられる。ＣＰＵ１０４は第２レベルのキャッ
シュ１２２を使用して第１レベル・キャッシュ内で見出
せないメモリ・ロケーションに対するメモリの参照を満
足し、メモリ・バス１１２は第２レベルのキャッシュ１
２２を「使用」してキャッシュ・コヒーレンスを保持す
る。したがって、メモリ・バス１１２とＣＰＵ１０４は
第２レベルのキャッシュ１２２を使用するために競合す
る。好適な実施例の場合、メモリ・バス１１２のタイミ
ング要件は、両方の装置がこの第２レベルのキャッシュ
１２２をアクセスしようとした場合、このメモリ・バス
１１２がＣＰＵに対して絶対的な優先権を有することを
必要とする。

【００１９】さらに、２レベルのキャッシュを使用して
いるこの種の高性能コンピュータ・システムでは、第１
レベル・キャッシュ１２０はしばしばＣＰＵ１０４の一
部として製造されることに留意することができる。すな
わち、ＣＰＵ１０４と第１レベル・キャッシュ１２０
は、信号の遅延を最小にするように同じシリコン・ダイ
上に形成され、その結果、この第１レベル・キャッシュ
１２０は、ＣＰＵの１サイクル内にＣＰＵ１０４によっ
てアクセスされることができる。

【００２０】各第２レベルのキャッシュ１２２の観点か
ら、メモリ書き込み動作と関連するメモリ・バス１１２
の信号は、もし指定されたロケーションが現在このキャ
ッシュに記憶されていれば、「キャッシュ更新要求」−
すなわち、キャッシュ１２２の内容を更新または無効に
する要求として解釈することができる。この種の要求に
よって、キャッシュ内のデータが更新されるまたは無効
にされるかどうかは設計上の選択の問題である。本発明
の目的の場合、我々は、記憶されたデータを置き換える
ことまたはそれを無効にすることいずれかを意味するた
めに「キャッシュの内容を更新する」という用語を使用
するが、その理由は、もし指定されたロケーションがこ
のキャッシュに記憶されているならば、いずれの場合で
もこのキャッシュの内容が変更されるからである。

【００２１】例えば、この好適な実施例で使用するキャ
ッシュ更新プロトコールは以下のように動作する。メモ
リ・ロケーションがいずれかのプロセッサによって更新
される場合、常にこの更新されたロケーションのアドレ
スは共有メモリ・バス１２２に通知される。第２レベル
のキャッシュの各々は、この通知されたアドレスをこれ
らのキャッシュのタグ・メモリと比較し、指定されたロ
ケーションがこのキャッシュに記憶されているかどうか
判定する。もし記憶されていれば、全ブロックのデータ
がキャッシュにロードされ、その結果、第２レベルのキ
ャッシュは有効なデータを含む。さらに、もしこのロケ
ーションが第１レベル・キャッシュにもまた記憶されれ
ば、この第１レベル・キャッシュの対応する行（複数の
行）は無効であると表示される。ＣＰＵが次に無効であ
ると表示された行のロケーションをアクセスしようとし
た場合、この行は第２レベルのキャッシュから第１レベ
ル・キャッシュにロードされる。

【００２２】本発明の他の好適な実施例では、対応する
メモリ・ロケーションが更新される場合は、常に第２レ
ベルのキャッシュ内のブロックを単純に無効になること
が望ましい。この好適な実施例では、非常に広いメモリ
・バスが使用されているのでキャッシュ内のブロックを
更新することは比較的容易である。キャッシュ更新プロ
トコールの他の情報に関しては、参考文献として上で引
用され、含まれている「メモリを共有するプロセッサの
キャッシュ戦略」を参照すること。

【００２３】「キャッシュ更新要求」は２レベルのキャ
ッシュ構成の第２レベルのキャッシュのみに行くことが
望ましい。これは、更新中のロケーションが通常小型の
第１レベル・キャッシュ内には存在しないからである。
その結果、もし第１レベル・キャッシュの内容が全ての
キャッシュ更新要求に対してチェックされたなら、その
内容を更新する必要があるかどうかを判定するためにこ
の第１レベル・キャッシュをアクセスする過程で行われ
る作業の大部分は無駄になる。最も重要なことは、これ
らの第１レベル・キャッシュへの疑似アクセスがＣＰＵ
によるメモリ要求と干渉し、したがってシステムの性能
は不必要に低下することである。

【００２４】第１レベル・キャッシュへの疑似アクセス
を防止するために、本発明は、第１レベル・キャッシュ
を実際に参照することなく、第２レベルのキャッシュの
制御論理内に指定されたロケーションが第１レベル・キ
ャッシュ内に存在するかどうかを判定する機構を設け
る。

【００２５】本発明では、第１と第２レベルのキャッシ
ュはいずれも直接マップされる。これは、主メモリ内の
特定のアドレスに記憶されたデータはキャッシュ内の１
つのロケーションのみに記憶されることができることを
意味する。

【００２６】キャッシュ・アレイ・タグおよび論理図２を参照して、各ＣＰＵはローカル・バス２００を有
し、これにはアドレス・バス２０２、データ・バス２０
４および制御バス２０６が含まれる。このアドレス・バ
ス２０２は１組の２進アドレス信号を搬送する。便宜
上、これらのアドレス・ビットは５つのサブセットに分
解され、これはここでＡＢＣＤＥで示され、「Ａ」は最
上位ビットを表わし、「Ｂ」は１つ以上の次の最上位ビ
ットを表わし、および最下位ビットを示す「Ｅ」まで同
様である。各アドレスを５つの部分に分割する理由は、
以下の議論から明らかである。

【００２７】直接マップされるキャッシュは以下のよう
に動作する。第１レベル・キャッシュ１２０を参照し
て、このキャッシュは高速メモリ・アレイ２２０を有
し、これは１組のＢ１ブロックを収容し、アクセス時間
は約１０ナノ秒である。第２レベルのキャッシュ１２２
内のブロックから第１レベル・キャッシュ１２０内のブ
ロックを容易に区別する目的のために、ここで第１レベ
ル・キャッシュ内のブロックを「行」と呼び、一方第２
レベルのキャッシュ１２２内のブロックを「ブロック」
と呼ぶことに留意すること。

【００２８】アレイ２２０内の各行２２２は、一般的に
２の階乗（すなわち、２^ｘ、ここでｘは正の整数）に等
しい設定寸法を有する。さらに、各行２２２に対して１
つのタグ２３２を記憶する高速タグ・メモリ２３０があ
る。各行のタグ２３２は、アレイ２２０内の行の位置と
共に、行２２２の主メモリ内のロケーションを識別す
る。さらに、各タグ２３２は「有効フラッグ」と呼ばれ
ることもある状態フラッグを含み、これは対応する行に
記憶されているデータが有効であるかどうかを表わす。
このことをさらに具体的にするために、以下を検討す
る。

【００２９】図２および図３（Ａ）を参照して、主メモ
リのアドレス空間はアドレス・ビットＡＢＣＤＥによっ
て表わされ、ここで「Ｅ」は第１レベル・キャッシュの
行２２２内の各バイトすなわちワードのアドレスまたは
ロケーションを指定するのに必要なビットの組である。
ビット「ＣＤ」は、アレイ２２０と２３０に対するイン
デックスとして機能し、アクセス中のアレイ２２０内の
行２２２の位置を識別する。特定の行に対するタグ２３
２はメモリの特定のブロックの値「ＡＢ」を記憶する。
したがって、このキャッシュ内の行２３２のロケーショ
ンは、「ＡＢ」（対応するタグから）および「ＣＤ」
（この行のインデックス値）によって識別される。

【００３０】幾つかの２レベルのキャッシュの場合、第
２キャッシュ１２２が第１キャッシュ１２０よりも大き
いブッロクを有し、また第１キャッシュ１２０よりも多
くのブロックを有している。第２キャッシュ１２２の基
本的な構造には中速のメモリ・アレイ２４０が含まれ、
このアレイ２４０は１組のＢ２ブロックを有し、アクセ
ス時間は約１００ナノ秒である。Ｂ２は、一般的に２の
階乗に等しく、Ｂ１の少なくとも２倍である。アレイ２
４０内の各ブロック２４２は、また一般的に２の階乗に
等しい設定寸法（すなわち、所定数のバイトすなわちワ
ード）を有する。さらに、各ブロック２４２に対する１
つのタグ２５２を記憶するタグ・メモリ２５０が存在す
る。各々のブロックのタグ２５２は、アレイ２４０内の
ブロックの位置と共に、ブロック２４２の主メモリ内の
ロケーションを識別する。

【００３１】前回と同様、主メモリのアドレス空間はア
ドレス・ビットＡＢＣＤＥによって表わされる。この第
２キャッシュの場合、アドレス・ビット「ＤＥ」はブロ
ック２４２内の各バイトすなわちワードのアドレスまた
はロケーションを指定するのに必要なビットの組であ
る。第２キャッシュ１２２内のブロック２４２は、第１
キャッシュ内のブロック２２２よりも大きく、したがっ
てこのシステムは、ビット「ＤＥ」によって表わされる
ように−各第２キャッシュ・ブロック内に記憶されたデ
ータをアドレスするためにより多くのアドレス・ビット
を必要とすることに留意すること。ビット「ＢＣ」は、
アレイ２４０と２５０に対するインデックスとして使用
され、アレイ２４０内のブロックの位置を識別する。特
定のブロツクに対するタグ２５２は、メモリの特定のブ
ロックの値「Ａ」を記憶する。したがって、このキャッ
シュ内のブロック２５２のロケーションは「Ａ」（対応
するタグから」および「ＢＣ」（このブロックのインデ
ックス値）によって識別される。

【００３２】このアドレス化とキャッシュ組織の構成を
より明確にするために、ここで具体例を示す。主メモリ
は６４メガバイトのデータを記憶し、これはＡ２５から
Ａ０までの２６のアドレス・ビットを必要とする。第１
キャッシュは１６キロバイトのメモリであり、１０２４
の行を有しこれらの各々は１６バイトを記憶する。この
第２キャッシュは１２８キロバイトのメモリであり、２
０４８のブロックを有し、各々６４バイトを記憶する。
図３（Ａ）を参照して、システム内のアドレス・ビット
はＡ２５、Ａ２４、・・・Ａ０とラベルを付けられ、Ａ
２５は最上位ビットでありＡ０は最下位ビットである。
アドレス・ビットのＡＢＣＤＥによる表示は以下の通り
である。「Ａ」はアドレス・ビットＡ２５〜Ａ１７を表
わし、「Ｂ」はアドレス・ビットＡ１６〜Ａ１４を表わ
し、「Ｃ」はアドレス・ビットＡ１３〜Ａ６を表わし、
「Ｄ」はアドレス・ビットＡ５〜Ａ４を表わし、「Ｅ」
はアドレス・ビットＡ３〜Ａ０を表わす。

【００３３】本発明では、第１キャッシュ１２０は第２
キャッシュ１２２に記憶されたデータのサブセットを含
む。したがって、第１キャッシュ１２０に記憶されるデ
ータは全て第２キャッシュでもまた見出すことができ
る。

【００３４】キャッシュ１２０と１２２の通常の動作は
以下の通りである。ＣＰＵ１０４がメモリのアクセスを
行なう場合、アクセスされるアドレスはアドレスバス２
０２に現われ（ｉｓａｓｓｅｒｔｅｄ）、読取り／書
き込み制御信号は制御バス２０６に現われる。書き込み
動作の期間中、データもまたデータバス２０４に現われ
る。上述のように、これらの現われたアドレスをＡＢＣ
ＤＥと表示し、第１キャッシュ１２０の制御ロジック２
６０は「ＣＤ」アドレス・ビットを使用してタグ・アレ
イ２３０内にインデックスを行う。比較器２６２はイン
デックスを付けたタグ２３２の値をアドレス・ビット
「ＡＢ」と比較する。この比較が行われている間、キャ
ッシュ・アレイ２２０はアドレス・ビット「ＣＤＥ」を
使用してアクセスされる。もし比較器２６２がこのタグ
２３２と「ＡＢ」が等しいと判定したならば、次にバッ
ファ２６４がイネーブルされ、キャッシュ・アレイ２２
０内のアドレスされたロケーションとデータ・バス２０
４との間にデータを流す。すなわち、読取り動作の期間
中キャッシュ内のアドレスされたロケーションはバス２
０４に現われ、書き込み動作の期間中このバス２０４の
データは指定されたロケーションのキャッシュに書き込
まれる。

【００３５】もし第１キャッシュ１２０内の比較器２６
２が「ヒット」を発見しなければ、第２キャッシュ１２
２はメモリ要求を満足させようと試みる。特に、第２キ
ャッシュの制御論理２７０は「ＢＣ」アドレス・ビット
を使用してタグ・アレイ２５０内にインデックスを行
う。比較器２７２は、インデックスされたタグ２５２の
値をアドレス・ビット「Ａ」と比較する。この比較が行
われている間、キャッシュ・アレイ２４０はアドレス・
ビット「ＢＣＤＥ」を使用してアクセスされる。もし比
較器２７２がこのタグ２５２と「Ａ」と等しいと判定す
れば、次にバッファ２７４がイネーブルされ、キャッシ
ュ・アレイ２４０内のアドレスされたロケーションとデ
ータ・バス２０４との間にデータを流す。

【００３６】２つのキャッシュ１２０と１２２内のデー
タは両立しなければならないので、データが第１キャッ
シュ１２０に書き込まれている場合、第１キャッシュ内
の論理２６６が第２キャッシュのバッファ２７４をイネ
ーブルし、その結果、同じデータが第２キャッシュに記
憶されることにもまた留意すべきである。

【００３７】第２キャッシュ１２２内の比較器２７２が
「ヒット」を発見しなければ、この第２キャッシュはア
クセス要求をその共有メモリ・バスのインタフェース２
８０に送り、このインタフェースはＣＰＵの要求を満足
させるように主メモリから指定されたデータを取り出
す。更に詳しくは、インタフェース２８０は、アドレス
・ビット「ＡＢＣ」に対応するデータのブロック全体を
主メモリから取り出し、このデータをアドレスビット
「ＢＣ」の値と対応する第２キャッシュ・アレイ２４０
のブロック２４２内にロードする。このことによって、
ＣＰＵの要求を満足させるために第２レベルのキャッシ
ュ１２２がイネーブルされる。同時に、アドレス・ビッ
ト「ＣＤ」の値と対応する第１レベル・キャッシュ内の
行２２２に対するタグ入力２３２は無効であると表示さ
れる。

【００３８】キャッシュ・コヒーレンス次に、我々は、システム内の１つのプロセッサが他のプ
ロセッサによって共有されているデータを更新する場合
に何が生じるかを検討する。第２キャッシュ内のタグ・
アレイ２５０は各ブロック２４２に対して２つの状態フ
ラッグを有し、それはブロック２４２が有効データを含
むかどうかを示す「有効フラッグ」、およびデータの同
じブロックがシステム内の他のいずれかのプロセッサの
キャッシュ内に記憶される可能性があるかどうかを示す
「共有フラッグ」である。これらの状態フラッグを更新
するための正確な機構は本発明には関係しないが、共有
メモリ・バス１１２の構造は第２レベル・キャッシュの
動作に影響を与える。

【００３９】入出力プロセッサがデータをメモリに書き
込む場合、またはＣＰＵが新しいデータを他のキャッシ
ュに記憶される可能性があると表示されているキャッシ
ュ・ブロックに書き込む場合、入出力プロセッサまたは
第２レベル・キャッシュが「書き込み命令」と１組のア
ドレス信号を共有メモリ・バス１１２に現わす。図３
（Ｃ）を参照して、好適な実施例ではバス１１２は６４
ビット２進データ・バス１１３を有し、これはまたアド
レス信号と読取り／書き込み命令を送信することにも使
用され、共有信号線１１４、ダーティ（ｄｉｒｔｙ）信
号線１１５、３本のクロック線１１６、仲裁バス１１
７、２本のパリティ線１１８およびエラー訂正コードを
送信するための１４本の２進線１１９を有する。データ
・バス１１３と共有線１１４を使用することのみが本発
明に関係している。仲裁バス１１７はこのバスを使用す
るための同時要求を仲裁することに使用される。クロッ
ク・バス１１６はバス１１２で送信されるデータのタイ
ミングを制御することに使用され、パリティ線１１８と
エラー訂正コード線１１９は標準パリティ信号とエラー
訂正コード信号を送信するために使用する。

【００４０】６４の２進データ／アドレス線１１３は時
間が多重化され、その結果、アドレス信号と命令信号は
最初の時間間隔の期間中に送信され、データは同じ線で
その後の時間間隔の期間中に送信される。ＣＰＵの第２
レベルのキャッシュに対するアクセスが失敗した場合、
第２レベル・キャッシュは読取り命令と指定されたアド
レスをバス１１２で送信する。通常、要求されたデータ
のブロックは、次に主メモリ１１０によってバスに送信
される。しかし、もし他のいずれかの第２レベル・キャ
ッシュが指定されたアドレス用の最も新しいデータを含
むと、その第２レベル・キャッシュはイネーブル信号を
ダーティ線１１５に現わし、この場合第２レベル・キャ
ッシュが主メモリの代わりに要求データを送る。

【００４１】第２キャッシュ１２２が線１１３で書き込
み命令を検出する場合、これは常に送信されたアドレス
を第２レベル・タグ・アレイ２５０内の対応するタグ２
５２と比較する。もし比較が一致すれば、第２レベル・
キャッシュ１２２はイネーブル信号を共有線１１４に現
わし、これによって新しく更新されたデータの所有者に
対してバスによってそれを送信することを希望している
ことを示し、その結果、第２レベル・キャッシュの内容
を更新することができる。書き込み命令を発生させるシ
ステムの構成要素は、共有信号を検出しバス１１２でデ
ータのブロックを送信することによって応答する。

【００４２】図２に示すシステムの場合、共有メモリ・
バス１１２の書き込み命令がキャッシュ論理２７０によ
って検出される場合、第２キャッシュ１２２内の論理２
７６はバス・バッファ２９０をディスエーブルし、これ
によって、第２キャッシュ１２２がキャッシュのチェッ
ク動作を実行している間に、ＣＰＵがローカル・バス２
００を使用して第１キャッシュ１２０からデータを取り
出すことが可能になる。バス・バッファ２９０は通常２
本のローカル・バス２００と２００−１が１本として働
くようにディスエーブルされ、キャッシュのチェックの
期間中のみディスエーブルされる。

【００４３】論理回路２７６は状態機械であり、バス・
バッファ２９０とキャッシュ・アレイ・アクセス回路２
７２と２７４の状態を管理する。論理回路２７６は、ま
たＣＰＵが第１と第２レベル・キャッシュのいずれかに
記憶されていないメモリ・ロケーションを参照する場合
に新しいデータのブロックをこれらのキャッシュにロー
ドする工程も管理する。

【００４４】第２キャッシュがキャッシュのチェック動
作を実行する場合、ローカル・アドレスと制御線２０２
−１および２０６−１の信号は、ＣＰＵ１０４の代わり
に共有バス・インタフェース２８０によって現わされ
る。論理２７６は、書き込み命令（すなわち、キャッシ
ュのチェック要求）が線２７８で共有のバス・インタフ
ェース２８０から受け取られる場合、比較器２７２をイ
ネーブルすることに留意すること。もし指定されたアド
レスが第２キャッシュ・アレイ２４０内に置かれれば、
この第２レベル・キャッシュ論理２７０は、インタフェ
ース２８０を介し、バス１１２の共有線１１４にイネー
ブル信号を現わし、これによって新しいデータのブロッ
クをキャッシュ・アレイ２４０内に記憶させる。

【００４５】我々は、ここで本発明が対象としているキ
ャッシュのチェックに関係する指定されたアドレスが第
１レベル・キャッシュ・アレイ２２０内に置かれる場合
にのみ、第１レベル・キャッシュ１２０をアクセスする
という問題に到達した。この目的のために、本発明は特
別の回路３００を設ける。回路３００はデータのテーブ
ルを記憶する高速メモリ・アレイ３０２を有する。アレ
イ３０２は、第１レベル・キャッシュ１２０内の各々の
ブロック２２２用の入力３０５を有し、この入力３０５
は第１キャッシュ内の対応するブロック２２２が有効デ
ータを有するかどうかを表わす有効フラッグ３０４、お
よび第１キャッシュ内のブロック２２２が由来する第２
キャッシュ・アレイ２４２内のブロック２４２に対する
ポインタ３０６を含む。特に、このポインタ３０６は、
上述のアドレス・ビットの分割を使用している「Ｂ」ア
ドレス・ビットと等しい。

【００４６】さらに、アレイ３０２は３０２−１から３
０２−ＫまでのＫ並列サブテーブルとして組織され、そ
の結果、これらのポインタ３０６のＫは同時にアクセス
され、ここでは第２レベル・キャッシュのブロックの寸
法の第１レベル・キャッシュ線の寸法に対する寸法比で
ある。例えば、第２レベク・キャッシュ内のブロック２
４２が第１レベル・キャッシュ１２０の線２２２の２倍
の大きさであるならば、Ｋは２と等しい。図２に示すよ
うに、同時にアクセスされた入力３０６は全て並列サブ
テーブル内の同じ位置にある。これらの入力３０２は
「Ｃ」アドレス・ビットによってインデックスされる
（すなわち、「Ｃ」アドレス・ビットの可能性のある各
値に対してＫ個のに入力が存在する）。

【００４７】図３（Ａ）を参照して上述したキャッシュ
のブロックと線の寸法を使用するならば、第２レベル・
キャッシュ内のブロックは第１レベル・キャッシュの線
の４倍の大きさであるので、Ｋは４と等しい。

【００４８】第２レベル・キャッシュがそのブロックの
１つに新しいデータが記憶されなければならないかどう
かを判定するためにキャッシュのチェックを行う場合、
この第２レベル・キャッシュの論理３００は、第１レベ
ル・キャッシュもまた更新する必要があるかどうかを同
時に判定する。もし回路３００が第１レベル・キャッシ
ュを更新する必要があると判定すれば、このバス・バッ
ファ２９０はイネーブルされ、第１キャッシュ・アレイ
２２０は更新される。換言すれば、もし回路３００が第
１レベル・キャッシュを更新する必要があると判定すれ
ば、アドレス・バスのアドレス信号によって判定された
ように、第１キャッシュの対応する線が有効であると表
示されるか、または第１キャッシュ・アレイ２２０の適
切なブロック内に更新データをロードするかのいずれか
である。もし回路３００が第１キャッシュを更新する必
要がないと判定すれば、バッファ２９０はキャッシュの
チェックが完了するまでディスエーブルされたままであ
る。

【００４９】回路３００は以下のように、動作する。先
ず、第２キャッシュ内のアドレス比較器２７２の出力は
論理回路２７６に行くことに留意すること。もし要求さ
れたアドレスが第２レベル・キャッシュ内に存在しなけ
れば、このアドレスは第１レベル・キャッシュ内には存
在することができず、他の動作は要求されない。したが
って、回路３００によって発生された出力信号は無視さ
れる。ビットが第２キャッシュ内に発見された場合のみ
に、この論理回路２７６は回路３００によって発生され
た信号を使用する。

【００５０】「Ｃ」アドレス・ビットによって指定され
たアレイ３０２の全ての入力３０５がアクセスされる。
これらのＫ個の入力中のポインタ３０６の各々は、比較
器３１０によって「Ｂ」アドレス・ビットと比較され、
これはまた対応する入力の有効フラッグ３０４をチェッ
クする。全ての比較器３１０からの結果はＯＲゲート３
１２と接続され、これは、更新される必要のある第１レ
ベル・キャッシュ内に少なくとも１本の線が存在する場
合にのみ、イネーブル信号を出力する。ＯＲゲート３１
２からの出力信号は論理回路２７６に送られ、これは次
にもし第１レベル・キャッシュを更新する必要があれ
ば、バス・バッファ２９０をイネーブルする。

【００５１】回路３００が動作する理由は以下の通りで
ある。もし第２レベル・キャッシュが第１キャッシュよ
りもＪ倍の大きさならば、与えられたいずれかの第１レ
ベル・キャッシュ・ブロック用のデータは、第２レベル
・キャッシュ内のＪ個の異なるブロックのいずれかに記
憶することができる。たえば、図３（Ａ）を参照して、
もし以下のアドレス、すなわちが第１レベル・キャッシュに記憶されていれば、それが
記憶されている第１レベル・キャッシュ・ブロック２２
２のインデックス値は１０００１１１１１１１（すなわ
ち、「ＣＤ」アドレス・ビット）であり、それが記憶さ
れている第２レベル・キャッシュ・ブロック２４２のイ
ンデックス値はＸＸＸ１０００１１１１１（すなわち、
「ＢＣ」アドレス・ビット）である。アレイ３０２内に
記憶されている対応するポインタ３０６は、ＸＸＸ（す
なわち、「Ｂアドレス・ビット」）の値を有する。した
がって、ＸＸＸには８つの可能性のある値が存在するの
で、このアドレスが位置する第２レベル・キャッシュ内
に８つの可能性のあるブロックが存在する。

【００５２】逆の観点からこの問題を見ると、もし第２
レベル・キャッシュ内のブロックが第１レベル・キャッ
シュ内の行の寸法のＫ倍であるならば、第１レベル・キ
ャッシュ１２０内のＫ行と同数のデータを第２レベル・
キャッシュのブロックのいずれ１つに記憶することがで
きる。Ｋは２^Ｎと等しく、こさでＮは「Ｄ」アドレス・
ビットの数であることに留意すること。したがって、
「Ｃ」アドレス・ビットのいずれかの与えられた値に対
して第１レベル・キャッシュ内にＫ個の行が存在し、こ
れは更新された第２レベル・キャッシュ・ブロック内に
マップすることが可能であり、したがってアレイ３０２
内にＫ個のポインタが存在し、これは第１レベル・キャ
ッシュ内のいずれかの行を更新する必要があるかどうか
を判定するためにチェックされなければならない。

【００５３】速度の理由から、好適な実施例では更新さ
れた第２レベル・キャッシュ・ブロックと対応するアレ
イ３０２内の全ての入力は同時にチェックされ、比較器
３１０の数がＫと等しくなることを要求し、ここでＫは
第２キャッシュのブロックの寸法の第１キャッシュの行
の寸法に対する比率である。もしＫが大きい（例えば、
１６を超える）ならば、例えば入力のバッチをシリアル
にチェックすることによって、アレイ内のＫ個の入力を
シリアルにチェックすることができる。

【００５４】アレイ３０２内に記憶されるテーブルは、
第１レベル・キャッシュの内容が変化するにしたがっ
て、第２レベル・キャッシュからこのテーブルを再ロー
ドさせるという失敗、またはコンピュータ・システムの
他の部分から受け取った無効または更新のいずれかに起
因して更新される。これらの更新は第１レベル・キャッ
シュ１２０を再ロードするのに必要な作業と関連して第
２レベル・キャッシュ論理２７０によって行うことがで
き、したがってこれらのキャッシュの性能を害すること
がない。さらに、アレイ３０２内に記憶される情報は第
１レベル・キャッシュのタグ・アレイ２３０内に記憶さ
れた情報のサブセットであるので、アレイ３０２内に記
憶される値を計算するために余分な作業を必要としな
い。

【００５５】図３（Ｂ）ないし図４は、第１レベル・キ
ャッシュの行の寸法が第２レベル・キャッシュのブロッ
クの寸法と等しいシステムの２レベル・キャッシュを示
す。すなわち、上で定義したようにＫは１と等しい。ま
た、「Ｄ」アドレス・ビットは２つのキャッシュ・レベ
ルの間のブロックの寸法の差を表わすので、「Ｄ」アド
レス・ビットは存在しない。この好適な第２実施例で
は、行とブロックの寸法は６４バイトに等しく、第１キ
ャッシュは１６キロバイトの寸法を有し、第２レベル・
キャッシュは１２８キロバイトの寸法を有する。６４ビ
ット幅のメモリ・バス１１２（図３（Ｃ）に示す）を使
用するならば、データのブロック全体を第２レベル・キ
ャッシュ内にロードするのに４データの送信サイクルし
か必要ではないことに留意することには興味がある。

【００５６】この好適な実施例では、第１キャッシュを
更新する必要があるかどうかを判定するためにチェック
する必要のあるのはアレイ３０２内の１つの入力３０５
のみであので、回路３００−２は好適な第１実施例の回
路３００よりも幾分簡単である。したがって、１つの比
較器３１０のみがあり、ＯＲゲート３１２は存在しない
（図２参照）。他の全ての点で、本発明のこの実施例の
動作は、図２に示し上で説明した実施例と同様である。

【００５７】幾つかの具体的な実施例を参照して本発明
を説明したが、この記述は本発明を説明するものであっ
て本発明を限定するものとして解釈するべきではない。
添付の請求項によって定義されるように本発明の真の精
神と範囲から逸脱すること無く当業者によって種々の変
形が行われる。

【図面の簡単な説明】

【図１】複数のプロセッサが２レベル・キャッシュを
有する多重プロセッサ・コンピュータ・システムのブロ
ック図である。

【図２】２レベル・キャッシュの好適な第１実施例の
ブロック図である。

【図３】図３（Ａ）および図３（Ｂ）は、本発明の２
つの好適な実施例用のアドレス・ビットの割当を示す図
であり、図３（Ｃ）は、好適な実施例の共有メモリ・バ
スの構成要素を示す図である。

【図４】２レベル・キャッシュの好適な第２実施例の
ブロック図である。

【符号の説明】

１００‥‥多重プロセッサ・システム１０２，１０４，１０６‥‥ＣＰＵ１０８‥‥入出力プロセッサ１１０‥‥主メモリ１１２‥‥共有メモリ・バス１１３‥‥データ／アドレス＋命令バス１１４‥‥共有バス１１５‥‥ダーティ・バス１１６‥‥クロック・バス１１７‥‥任意の要求バス１１８‥‥パリティ・バス１１９‥‥ＥＣＣ１２０‥‥第１レベル・キャッシュ１２２‥‥第２レベル・キャッシュ２００‥‥ローカル・バス２０２‥‥アドレス・バス２０４‥‥データ・バス２０６‥‥制御バス２２０‥‥アレイ２２２‥‥行２３０‥‥高速タグ・メモリ２３２‥‥行のタグ２４０‥‥高速メモリ・アレイ２４２‥‥ブロック２５０‥‥タグ・メモリ２５２‥‥ブロックのタグ２６０‥‥第１キャッシュの制御論理２６２，２７２，３１０‥‥比較器２６４，２７４‥‥バッファ２６６，２７６‥‥論理回路２７０‥‥第２キャッシュの制御論理２８０‥‥インタフェース２９０‥‥バス・バッファ３００‥‥特別回路３０２‥‥メモリ・アレイ３０４‥‥有効フラッグ３０５‥‥入力３０６‥‥ポインタ３１２‥‥ＯＲゲートＡ０ないしＡ２５‥‥アドレス・ビットＡ，Ｂ，Ｃ，Ｄ，Ｅ‥‥アドレス空間

Claims

【特許請求の範囲】

【請求項１】多数のプロセッサ、上記のプロセッサと
共有バスによって接続された主メモリを有し、上記の主
メモリは予め決められたアドレス空間内の指定されたア
ドレスにデータを記憶し、上記の予め決められたアドレ
ス空間は少なくとも上記の多数のプロセッサによって部
分的に共有され、上記の共有バスは上記のプロセッサに
よってデータが記憶されているアドレスを示す信号を搬
送し、上記のプロセッサの少なくとも１つが２レベルの
キャッシュ．メモリを有するコンピュータ・システムに
おいて、上記のシステムは：上記のプロセッサと接続さ
れ、上記のプロセッサに主メモリよりも高速で上記のア
ドレス空間の部分に対してアクセスを行わせる第１レベ
ル・キャッシュ手段であって、データの行を記憶する直
接マップされる第１キャッシュ．アレイおよび上記のア
ドレス空間のいずれの部分が上記の行の各々に記憶され
たかを示す第１タグ手段を有する上記の第１レベル・キ
ャッシュ手段：上記の第１レベル・キャッシュと接続さ
れ、上記の主メモリよりも高速かつ上記の第１レベル・
キャッシュ手段よりも低速で上記のプロセッサに上記の
アドレス空間の部分に対してアクセスを行なわせる第２
レベル・キャッシュ手段であって、データのブロックを
記憶する直接マップされる第２キャッシュ・アレイおよ
び上記のアドレス空間のいずれの部分が上記のブロック
の各々に記憶されたかを示す第２タグ手段を有し、上記
の第１レベル・キャッシュ手段と比較して２倍の記憶容
量を有する第２レベル・キャッシュ手段；によって構成
され：ここで上記の直接マップされる第１キャッシュ．
アレイ中に記憶されたデータの各行はまた上記の直接マ
ップされる第２キャッシュ・アレイ中の上記のブロック
の１つに記憶され；上記の第２レベル・キャッシュ手段
は：上記の第２タグ手段と接続された上記のアドレス空
間内の指定されたアドレスのデータが上記の第２キャッ
シュ手段内に記憶されているかどうか判定し、上記の指
定されたアドレスのデータが上記の第２キャッシュ手段
に記憶されている場合にアクセス許可信号を発生するタ
グ検査手段；上記の行の中に記憶されたのと同じデータ
を記憶する上記の第２キャッシュ・アレイ内のブロック
を示す上記の第１キャッシュ・アレイ内の上記の各行に
対するポインタ値を記憶するテーブル手段；および上記
のタグ検査手段および上記のテーブル手段と接続され、
上記の指定されたアドレスの予め決められた部分を上記
のテーブル手段内に記憶された上記のポインタ値の対応
する部分とを比較し、上記の比較が一致して上記のタグ
手段がアクセス許可信号を発生する場合に第１キャッシ
ュ・ルックアップ許可信号を発生する第１キャッシュ・
ルックアップ手段；によって構成されることを特徴とす
るコンピュータ・システム。
【請求項２】多数のプロセッサおよび共有バスによっ
て上記のプロセッサと接続された主メモリを有し、上記
の主メモリは予め決められたアドレス空間内の指定され
たアドレスにデータを記憶するコンピュータ・システム
内の第１プロセッサ用の２レベル・キャッシュ・メモ
リ；データの行を記憶する上記の第１プロセッサと接続
され、上記のアドレス空間のいずれの部分が上記の行の
各々の中に記憶されているかを示す第１タグ手段を有す
る直接マップされる第１キャッシュ・メモリ；データの
プロックを記憶する上記の直接マップされる第１キャッ
シュ・メモリと接続され、上記のアドレス空間のいずれ
の部分が上記のブロックの各々の中に記憶されているか
を示す第２タグ手段を有する直接マップされる第２キャ
ッシュ・メモリ；およびここで上記の直接マップされる
第１キャッシュ・メモリ内に記憶されたデータの各々の
行はまた上記の直接マップされる第２キャッシュ・メモ
リ内の上記のブロックの１つに記憶される上記の直接マ
ップされる第２キャッシュ・メモリは：上記の第２タグ
手段と接続され、指定されたアドレスのデータが上記の
第２キャッシュ手段内に記憶れる場合、アクセス許可信
号を発生するタグ検査手段；上記の行の中に記憶された
のと同じデータを記憶する上記の直接マップされる第２
キャッシュ・メモリ内のブロックを示す上記の直接マッ
プされる第１キャッシュ・メモリ内の上記の各行に対す
るポインタ値を記憶するテーブル手段；および上記のタ
グ検査手段および上記のテーブル手段と接続され、上記
の指定されたアドレスの予め決められた部分を上記のテ
ーブル手段内に記憶された上記のポインタ値の対応する
部分とを比較し、上記の比較が一致して上記のタグ手段
がアクセス許可信号を発生する場合に第１キャッシュ・
ルックアップ許可信号を発生する第１キャッシュ・ルッ
クアップ手段；
【請求項３】多数のプロセッサおよび共有バスによっ
て上記のプロセッサと接続された主メモリを有し、上記
の主メモリは予め決められたアドレス空間内の指定され
たアドレスにデータを記憶するコンピュータ・システム
内の第１プロセッサ用の２レベル・キャッシュ・メモリ
動作させる方法において、上記の方法は：上記の第１プ
ロセッサと接続され、上記のアドレス空間のいずれの部
分が上記の行内に記憶されているかを示す上記の行の各
々に対する行タグを記憶する直接マップされる第１キャ
ッシュ・メモリ内にデータの行を記憶するステップ；上
記の直接マップされる第１キャッシュ・メモリと接続さ
れ、上記のアドレス空間のいずれの部分が上記のブロッ
ク内に記憶されているかを示す上記のブロックの各々に
対するブロック・タグを記憶する直接マップされる第２
キャッシュ・メモリ内にデータのブロックを記憶するス
テップであって、上記の直接マップされる第１キャッシ
ュ・メモリに記憶されているデータの各行は上記の直接
マップされる第２キャッシュ・メモリ内の上記のブロッ
クの１つにもまた記憶される上記のステップ；指定され
たアドレスの上記のブロック・タグ・データが上記の第
２キャッシュ手段内に記憶される場合、第２キャッシュ
・アクセス許可信号を発生するステップ；上記の行の中
に記憶されたのと同じデータを記憶する上記の直接マッ
プされる第２キャッシュ・メモリ内のブロックを示す上
記の直接マップされる第１キャッシュ・メモリ内の上記
の各行に対するポインタ値を記憶するステップ；および
上記の指定されたアドレスの予め決められた部分を上記
のポインタ値の対応する部分と比較し、上記の比較が一
致し、第２キャッシュ・アクセス許可信号を発生する場
合、第１キャッシュ・ルックアップ許可信号を発生する
ステップ；によって構成されることを特徴とする方法。