JPH05128008A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH05128008A JPH05128008A JP31831291A JP31831291A JPH05128008A JP H05128008 A JPH05128008 A JP H05128008A JP 31831291 A JP31831291 A JP 31831291A JP 31831291 A JP31831291 A JP 31831291A JP H05128008 A JPH05128008 A JP H05128008A
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 8
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- 101000713083 Homo sapiens C-C motif chemokine 22 Proteins 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリ内のプログラムに障害が発生したと
き、外部に予備用ＲＯＭを実装するだけで、自動的に障
害を復旧させること。 【構成】 予備用ＲＯＭ８の特定番地に“００”等の特
定データを予め書込んでおき、ＭＰＵ１はこの特定番地
の“００”を検出し、検出できれば予備用ＲＯＭ８が実
装されたと判断する。以後、このＲＯＭ８の制御プログ
ラムを流出して、処理制御動作を続行する。
き、外部に予備用ＲＯＭを実装するだけで、自動的に障
害を復旧させること。 【構成】 予備用ＲＯＭ８の特定番地に“００”等の特
定データを予め書込んでおき、ＭＰＵ１はこの特定番地
の“００”を検出し、検出できれば予備用ＲＯＭ８が実
装されたと判断する。以後、このＲＯＭ８の制御プログ
ラムを流出して、処理制御動作を続行する。
Description
【０００１】
【技術分野】本発明はメモリ制御回路に関し、特にプリ
ンタの動作制御用プログラムを格納したメモリの制御方
式に関するものである。
ンタの動作制御用プログラムを格納したメモリの制御方
式に関するものである。
【０００２】
【従来技術】従来のプリンタにおいては、文字パターン
データが格納されたＣＧ（Character Generator ）であ
るＲＯＭを有しており、このＣＧ内には文字パターンデ
ータの他にプリンタを動作させるための制御プログラム
を内蔵させたものがある。
データが格納されたＣＧ（Character Generator ）であ
るＲＯＭを有しており、このＣＧ内には文字パターンデ
ータの他にプリンタを動作させるための制御プログラム
を内蔵させたものがある。
【０００３】この様なプリンタにおいて、ＣＧ内に格納
したプログラムに障害が発生した場合、外部に別の予備
用ＲＯＭを実装することにより、プリンタの制御動作を
復旧することが可能となっている。
したプログラムに障害が発生した場合、外部に別の予備
用ＲＯＭを実装することにより、プリンタの制御動作を
復旧することが可能となっている。
【０００４】この様な従来のプリンタにおけるＲＯＭ制
御回路の例を、図８〜図１０を参照して説明する。図８
はＣＧ用ＲＯＭ及び予備用ＲＯＭを実装するソケット１
６の外観斜視図を示しており、左側にＣＧ用ＲＯＭが挿
入され、右側に必要に応じて予備用ＲＯＭが実装可能と
なっている。
御回路の例を、図８〜図１０を参照して説明する。図８
はＣＧ用ＲＯＭ及び予備用ＲＯＭを実装するソケット１
６の外観斜視図を示しており、左側にＣＧ用ＲＯＭが挿
入され、右側に必要に応じて予備用ＲＯＭが実装可能と
なっている。
【０００５】そして、この予備用ＲＯＭの実装を示すた
めに、実装識別スイッチ１９が別に設けられており、ス
イッチ１９がオンのときは実装有りを示し、オフのとき
は実装無しを示すものとする。
めに、実装識別スイッチ１９が別に設けられており、ス
イッチ１９がオンのときは実装有りを示し、オフのとき
は実装無しを示すものとする。
【０００６】図９はこのスイッチ１９による実装識別信
号を用いた従来のＲＯＭ制御回路の回路図を示してい
る。図において、ＣＧ７は、図１０（Ａ）にその記憶内
容を示す如く、0000〜WXYZ−１番地にはプリンタを制御
するプログラム＃４を格納し、WXYZ番地以降には文字パ
ターンデータを格納している。
号を用いた従来のＲＯＭ制御回路の回路図を示してい
る。図において、ＣＧ７は、図１０（Ａ）にその記憶内
容を示す如く、0000〜WXYZ−１番地にはプリンタを制御
するプログラム＃４を格納し、WXYZ番地以降には文字パ
ターンデータを格納している。
【０００７】予備用のＲＯＭ（ファームウェア）８は、
図１０（Ｂ）にその記憶内容を示す如く、0000〜WXYZ−
１番地にプログラム＃４と同一の予備用プログラム＃５
を格納しているものとする。
図１０（Ｂ）にその記憶内容を示す如く、0000〜WXYZ−
１番地にプログラム＃４と同一の予備用プログラム＃５
を格納しているものとする。
【０００８】ＭＰＵ１はＣＧ７またはファームウェアＲ
ＯＭ８からの制御プログラムを読出し、このプログラム
に従ってアドレスデコーダ２を動作制御する。このアド
レスデコーダ２はＣＧ７及びＲＯＭ８のメモリ選択及び
読出しアドレスを、ＭＰＵ１の制御の下に生成する。
ＯＭ８からの制御プログラムを読出し、このプログラム
に従ってアドレスデコーダ２を動作制御する。このアド
レスデコーダ２はＣＧ７及びＲＯＭ８のメモリ選択及び
読出しアドレスを、ＭＰＵ１の制御の下に生成する。
【０００９】スイッチ１９は図８に示した予備用ＲＯＭ
の実装識別スイッチであり、このオンオフ信号１３が識
別となって２入力ノアゲート４，５のオンオフを制御す
るようになっている。この２入力ノアゲート４，５の他
入力には、アドレスデコーダからのメモリ選択信号１５
が印加されており、ゲート５により予備用ＲＯＭ８が選
択（イネーブル）され、また、ゲート４によりＣＧ７が
選択（イネーブル）される。
の実装識別スイッチであり、このオンオフ信号１３が識
別となって２入力ノアゲート４，５のオンオフを制御す
るようになっている。この２入力ノアゲート４，５の他
入力には、アドレスデコーダからのメモリ選択信号１５
が印加されており、ゲート５により予備用ＲＯＭ８が選
択（イネーブル）され、また、ゲート４によりＣＧ７が
選択（イネーブル）される。
【００１０】選択信号１０は２入力アンドゲート６を介
してＣＧ７へ供給され、このアンドゲート６のオンオフ
制御が先の２入力ノアゲート４により行われる。尚、１
１はアドレス／データバスを示している。
してＣＧ７へ供給され、このアンドゲート６のオンオフ
制御が先の２入力ノアゲート４により行われる。尚、１
１はアドレス／データバスを示している。
【００１１】スイッチ１９がオフ（予備用ＲＯＭ非実
装）の場合、アドレスデコーダ２からのメモリ選択信号
１５はノアゲート４によりＣＧ７を選択する。このと
き、アンドゲート６を介してアドレスデコーダ２からの
選択信号１０がＣＧ７へ供給され、よってＣＧ７内のプ
ログラム＃４が読出されＭＰＵ１へ入力される。これに
より、プリンタの動作制御が行われる。
装）の場合、アドレスデコーダ２からのメモリ選択信号
１５はノアゲート４によりＣＧ７を選択する。このと
き、アンドゲート６を介してアドレスデコーダ２からの
選択信号１０がＣＧ７へ供給され、よってＣＧ７内のプ
ログラム＃４が読出されＭＰＵ１へ入力される。これに
より、プリンタの動作制御が行われる。
【００１２】スイッチ１９がオン（予備用ＲＯＭ実装）
の場合、メモリ選択信号１５はノアゲート５によりＲＯ
Ｍ８を選択し、ＲＯＭ８に格納されているプログラム＃
５が読出されて、ＭＰＵ１にて実行可能となる。
の場合、メモリ選択信号１５はノアゲート５によりＲＯ
Ｍ８を選択し、ＲＯＭ８に格納されているプログラム＃
５が読出されて、ＭＰＵ１にて実行可能となる。
【００１３】こうすることにより、ＣＧ７内の制御プロ
グラム＃４に障害が生じていも、予備用ＲＯＭ８をソケ
ット１６に実装することで、プリンタの動作制御ができ
るのである。
グラム＃４に障害が生じていも、予備用ＲＯＭ８をソケ
ット１６に実装することで、プリンタの動作制御ができ
るのである。
【００１４】この様な従来の回路方式では、予備用ＲＯ
Ｍ８の実装の有無を識別するためのスイッチ１９がソケ
ット１６とは別の場所に位置して取付けられているの
で、予備用ＲＯＭのプログラムを実行するにはこのＲＯ
Ｍをソケット１６へ実装する以外に、スイッチ１９のオ
ン操作をも必要とするという欠点がある。
Ｍ８の実装の有無を識別するためのスイッチ１９がソケ
ット１６とは別の場所に位置して取付けられているの
で、予備用ＲＯＭのプログラムを実行するにはこのＲＯ
Ｍをソケット１６へ実装する以外に、スイッチ１９のオ
ン操作をも必要とするという欠点がある。
【００１５】
【発明の目的】本発明の目的は、予備用ＲＯＭの実装操
作のみで、後は自動的にこの予備用ＲＯＭの実装状態を
検出して、予備用プログラムを読出すようにしたメモリ
制御回路を提供することである。
作のみで、後は自動的にこの予備用ＲＯＭの実装状態を
検出して、予備用プログラムを読出すようにしたメモリ
制御回路を提供することである。
【００１６】
【発明の構成】本発明によるメモリ制御回路は、常時実
装された第１のメモリと、実装非実装が選択可能とされ
かつ特定番地に所定データが格納された第２のメモリ
と、電源投入時に前記第２のメモリを選択する選択信号
を発生すると共に前記特定番地を発生する手段と、前記
特定番地の発生に応答して前記所定データが読出された
かどうかを検出する手段と、前記所定データが検出され
たとき、前記第２のメモリを選択しつつ読出し制御する
手段とを含むことを特徴とする。
装された第１のメモリと、実装非実装が選択可能とされ
かつ特定番地に所定データが格納された第２のメモリ
と、電源投入時に前記第２のメモリを選択する選択信号
を発生すると共に前記特定番地を発生する手段と、前記
特定番地の発生に応答して前記所定データが読出された
かどうかを検出する手段と、前記所定データが検出され
たとき、前記第２のメモリを選択しつつ読出し制御する
手段とを含むことを特徴とする。
【００１７】本発明による他のメモリ制御回路は、常時
実装された第１のメモリと、実装非実装が選択可能とさ
れた第２のメモリと、前記第２のメモリの実装状態を検
出して実装信号を発生する手段と、電源投入時に前記実
装信号の発生に応答して前記第２のメモリを選択しつつ
読出し制御する手段とを含むことを特徴とする。
実装された第１のメモリと、実装非実装が選択可能とさ
れた第２のメモリと、前記第２のメモリの実装状態を検
出して実装信号を発生する手段と、電源投入時に前記実
装信号の発生に応答して前記第２のメモリを選択しつつ
読出し制御する手段とを含むことを特徴とする。
【００１８】本発明による別のメモリ制御回路は、常時
実装された第１のメモリと、実装非実装が選択可能とさ
れた第２のメモリと、前記第２メモリの実装状態を示す
実装信号を予め格納した不揮発性メモリと、電源投入時
に前記不揮発性メモリの内容である実装信号を読出して
前記第２のメモリが実装されていることを示していれ
ば、前記第２のメモリを選択しつつ読出し制御する手段
とを含むことを特徴とする。
実装された第１のメモリと、実装非実装が選択可能とさ
れた第２のメモリと、前記第２メモリの実装状態を示す
実装信号を予め格納した不揮発性メモリと、電源投入時
に前記不揮発性メモリの内容である実装信号を読出して
前記第２のメモリが実装されていることを示していれ
ば、前記第２のメモリを選択しつつ読出し制御する手段
とを含むことを特徴とする。
【００１９】
【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。
詳細に説明する。
【００２０】図１は本発明の一実施例の回路図であり、
図９と同等部分は同一符号により示している。
図９と同等部分は同一符号により示している。
【００２１】ＭＰＵ１はプリンタ動作を制御するマイク
ロプロセッサユニットであり、アドレス／データバス１
１の信号を発生する。アドレスデコーダ２はこのバス１
１の信号を解読し、メモリ選択信号９，１０及び１２を
発生する。
ロプロセッサユニットであり、アドレス／データバス１
１の信号を発生する。アドレスデコーダ２はこのバス１
１の信号を解読し、メモリ選択信号９，１０及び１２を
発生する。
【００２２】バンク切換え回路３はＣＧ７を選択するか
ファームウェアＲＯＭ８を選択するかを決定する選択信
号１３を発生する。
ファームウェアＲＯＭ８を選択するかを決定する選択信
号１３を発生する。
【００２３】ＣＧ７には、図２（Ａ）に示す様に、0000
〜ABCD−１番地にプログラム＃１が、またABCD〜WXYZ−
１にはプログラム＃２が、更にそれ以降には文字パター
ンデータが格納されている。
〜ABCD−１番地にプログラム＃１が、またABCD〜WXYZ−
１にはプログラム＃２が、更にそれ以降には文字パター
ンデータが格納されている。
【００２４】一方、ＲＯＭ８には、図２（Ｂ）に示す様
に、ABCD〜WXYZ−１番地にプログラム＃３が格納されて
おり、このプログラム＃３はＣＧ７内のプログラム＃２
の予備用プログラムである。
に、ABCD〜WXYZ−１番地にプログラム＃３が格納されて
おり、このプログラム＃３はＣＧ７内のプログラム＃２
の予備用プログラムである。
【００２５】アドレスデコーダ２から生成される選択信
号１０は0000〜ABCD番地を読出すときに論理Ｏになり、
選択信号１２はABCD〜WXYZ−１番地を読出すときに論理
１になり、選択信号９はWXYZ以降のデータを読出すとき
に論理Ｏになる。
号１０は0000〜ABCD番地を読出すときに論理Ｏになり、
選択信号１２はABCD〜WXYZ−１番地を読出すときに論理
１になり、選択信号９はWXYZ以降のデータを読出すとき
に論理Ｏになる。
【００２６】ＣＧ７を選択するためのゲート６は３入力
アンドゲートであり、信号９，１０及びゲート４の出力
が入力されている。このゲート４は２入力ノアゲートで
あり、選択信号１２と１３とが入力されている。
アンドゲートであり、信号９，１０及びゲート４の出力
が入力されている。このゲート４は２入力ノアゲートで
あり、選択信号１２と１３とが入力されている。
【００２７】ＲＯＭ８を選択するためのゲート５は２入
力ノアゲートであり、選択信号１３の反転信号と選択信
号１２とが入力されている。
力ノアゲートであり、選択信号１３の反転信号と選択信
号１２とが入力されている。
【００２８】今、電源投入時にプログラムが0000番地か
ら始まるとする。ＣＧ７の0000〜ABCD−１番地に入って
いるプログラム＃１を図３に示してある様なフローチャ
ートに従って実行していくものとする。まず、バンク切
換え回路３を操作して、バンク信号１３を論理Ｏにす
る。その後、WXYZ−１番地（ＲＯＭ８の最終番地）のデ
ータを読む。
ら始まるとする。ＣＧ７の0000〜ABCD−１番地に入って
いるプログラム＃１を図３に示してある様なフローチャ
ートに従って実行していくものとする。まず、バンク切
換え回路３を操作して、バンク信号１３を論理Ｏにす
る。その後、WXYZ−１番地（ＲＯＭ８の最終番地）のデ
ータを読む。
【００２９】もし、ＲＯＭ８が実装されているならば、
ＲＯＭ８のWXYZ−１番地のデータに“００”を書込んで
おくことにより、ＭＰＵ１は“００”のデータを読むこ
とができる。その時には、ＲＯＭ８が実装されていると
判断し、ＲＯＭ８のプログラム＃３を実行するために、
バンク信号１３を論理ＯのままにしてABCD番地の命令を
実行する。もし、ＲＯＭ８が未実装の場合は、WXYZ−１
番地のデータが“００”と読めないので、バンク信号１
３を論理１にした後、ABCD番地の命令を実行すると、ノ
アゲート４とアンドゲート６によりＣＧ７のプログラム
＃２が実行される。
ＲＯＭ８のWXYZ−１番地のデータに“００”を書込んで
おくことにより、ＭＰＵ１は“００”のデータを読むこ
とができる。その時には、ＲＯＭ８が実装されていると
判断し、ＲＯＭ８のプログラム＃３を実行するために、
バンク信号１３を論理ＯのままにしてABCD番地の命令を
実行する。もし、ＲＯＭ８が未実装の場合は、WXYZ−１
番地のデータが“００”と読めないので、バンク信号１
３を論理１にした後、ABCD番地の命令を実行すると、ノ
アゲート４とアンドゲート６によりＣＧ７のプログラム
＃２が実行される。
【００３０】図４は、本発明の他の実施例の回路図であ
り図１と同等部分は同一符号により示している。本例で
は、ＲＯＭ８の実装の有無をプログラムで判断する代り
に、図５に示した検出器１４にて自動的に判断するもの
である。すなわち、ＩＣソケット１６のＲＯＭ８の実装
箇所直下に、マイクロスイッチ１４を取付ける。ＲＯＭ
実装時にマイクロスイッチ１４がオンとなり、ＲＯＭ非
実装時にはオフとなる。
り図１と同等部分は同一符号により示している。本例で
は、ＲＯＭ８の実装の有無をプログラムで判断する代り
に、図５に示した検出器１４にて自動的に判断するもの
である。すなわち、ＩＣソケット１６のＲＯＭ８の実装
箇所直下に、マイクロスイッチ１４を取付ける。ＲＯＭ
実装時にマイクロスイッチ１４がオンとなり、ＲＯＭ非
実装時にはオフとなる。
【００３１】図４の回路では、このスイッチ１４による
識別信号１３により、ノアゲート４，５を択一的にオン
制御して、ＣＧ７またはＲＯＭ８の選択を可能としてい
る。
識別信号１３により、ノアゲート４，５を択一的にオン
制御して、ＣＧ７またはＲＯＭ８の選択を可能としてい
る。
【００３２】ＲＯＭ８がＩＣソケット１６に実装されて
いないとすると、スイッチ１４はオフである。選択信号
１５は0000〜WXYZ−１番地のデータを読出すとき論理１
になるものとし、プログラム＃４（本例ではＣＧ７及び
ＲＯＭ８は図１０の記憶内容を有する）が0000番地から
始まると、ノアゲート４によりＣＧ７のプログラム＃４
が実行される。
いないとすると、スイッチ１４はオフである。選択信号
１５は0000〜WXYZ−１番地のデータを読出すとき論理１
になるものとし、プログラム＃４（本例ではＣＧ７及び
ＲＯＭ８は図１０の記憶内容を有する）が0000番地から
始まると、ノアゲート４によりＣＧ７のプログラム＃４
が実行される。
【００３３】ＲＯＭ８が実装されると、スイッチ１４は
オンとなる。よって、ノアゲート５によりＲＯＭ８のプ
ログラム＃５（図１０（Ｂ）参照）が実行される。
オンとなる。よって、ノアゲート５によりＲＯＭ８のプ
ログラム＃５（図１０（Ｂ）参照）が実行される。
【００３４】図６は本発明の別の実施例を示す回路図で
あり、図１，４と同等部分は同一符号にて示している。
本例は図４の検出器１４によりＲＯＭ８の実装の有無を
検出する代りに、不揮発生メモリ１７を別に設けてこの
記憶データの内容によってＲＯＭ８の実装有無を検出す
る例である。
あり、図１，４と同等部分は同一符号にて示している。
本例は図４の検出器１４によりＲＯＭ８の実装の有無を
検出する代りに、不揮発生メモリ１７を別に設けてこの
記憶データの内容によってＲＯＭ８の実装有無を検出す
る例である。
【００３５】ＣＧ７は、図２（Ａ）と同じ様に000 〜AB
CD−１番地にプログラム＃１、ABCD〜WXYZ−１番地にプ
ログラム＃２が入っていて、ＲＯＭ８には、ABCD〜WXYZ
−１番地にプログラム＃３が入っている。
CD−１番地にプログラム＃１、ABCD〜WXYZ−１番地にプ
ログラム＃２が入っていて、ＲＯＭ８には、ABCD〜WXYZ
−１番地にプログラム＃３が入っている。
【００３６】プログラム＃１内には、図７に示される様
なプログラムが入っているものとする。電源投入時に、
不揮発性メモリ書込みモードであった場合、ＭＰＵ１は
インタフェース回路１８より、不揮発性メモリの書込み
データを受信し、不揮発性メモリ１７にデータ書込みを
行なう。
なプログラムが入っているものとする。電源投入時に、
不揮発性メモリ書込みモードであった場合、ＭＰＵ１は
インタフェース回路１８より、不揮発性メモリの書込み
データを受信し、不揮発性メモリ１７にデータ書込みを
行なう。
【００３７】本実施例の場合、ＲＯＭ１８のプログラム
＃３を実行するモードの場合、不揮発性メモリ１７の０
番地に“０”を書込み、ＣＧ７のプログラム＃２を実行
する場合に不揮発性メモリ１７の０番地に“１”を書込
むこととする。
＃３を実行するモードの場合、不揮発性メモリ１７の０
番地に“０”を書込み、ＣＧ７のプログラム＃２を実行
する場合に不揮発性メモリ１７の０番地に“１”を書込
むこととする。
【００３８】電源投入時に、不揮発性メモリ１７にデー
タを書込んだ後、再度電源を入れ直した時に、不揮発性
メモリ１７の０番他のデータを読込む。０番地のデータ
が“２”であったなら、バンク切換え回路３のバンク切
換え信号１３を論理０にして、ＲＯＭ１８のプログラム
＃３を実行する。不揮発性メモリ１７の０番地のデータ
が“１”であったならば、バンク切換え信号１３を論理
１にして、ＣＧ７のプログラム＃２を実効する。
タを書込んだ後、再度電源を入れ直した時に、不揮発性
メモリ１７の０番他のデータを読込む。０番地のデータ
が“２”であったなら、バンク切換え回路３のバンク切
換え信号１３を論理０にして、ＲＯＭ１８のプログラム
＃３を実行する。不揮発性メモリ１７の０番地のデータ
が“１”であったならば、バンク切換え信号１３を論理
１にして、ＣＧ７のプログラム＃２を実効する。
【００３９】
【発明の効果】以上述べた如く、本発明によれば、予備
用ＲＯＭの実装の有無をハード的またはソフト的に自動
的に判断する手段を設け、実装有と判断されれば、自動
的に予備用ＲＯＭから予備用制御プログラムを読出すよ
う構成したので、常時実装されているメモリ（ＣＧ）内
の制御データに障害が生じた場合、オペレータは単に予
備用ＲＯＭをソケットに挿入するだけで良いという効果
がある。
用ＲＯＭの実装の有無をハード的またはソフト的に自動
的に判断する手段を設け、実装有と判断されれば、自動
的に予備用ＲＯＭから予備用制御プログラムを読出すよ
う構成したので、常時実装されているメモリ（ＣＧ）内
の制御データに障害が生じた場合、オペレータは単に予
備用ＲＯＭをソケットに挿入するだけで良いという効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】（Ａ）は図１のＣＧ７の記憶内容、（Ｂ）はＲ
ＯＭ８の記憶内容を夫々示す図である。
ＯＭ８の記憶内容を夫々示す図である。
【図３】図２（Ａ）のプログラム＃１の動作フロー図で
ある。
ある。
【図４】本発明の他の実施例のブロック図である。
【図５】図４の検出用スイッチ１４の実装図である。
【図６】本発明の別の実施例のブロック図である。
【図７】図６の例に用いるＣＧ７のプログラム＃１の動
作フロー図である。
作フロー図である。
【図８】従来の予備用ＲＯＭ実装検出器の実装図であ
る。
る。
【図９】従来のメモリ制御回路の構成を示す図である。
【図１０】（Ａ）は図４及び図１０のＣＧ７の記憶内
容、（Ｂ）は同じくＲＯＭ８の記憶内容を夫々示す図で
ある。
容、（Ｂ）は同じくＲＯＭ８の記憶内容を夫々示す図で
ある。
１ ＭＰＵ ２ アドレスデコーダ ３ バンク切換え回路 ４，５ ノアゲート ６ アンドゲート ７ ＣＧ ８ ＲＯＭ １４ 検出スイッチ １６ ＩＣソケット １７ 不揮発性メモリ
Claims (3)
- 【請求項１】 常時実装された第１のメモリと、実装非
実装が選択可能とされかつ特定番地に所定データが格納
された第２のメモリと、電源投入時に前記第２のメモリ
を選択する選択信号を発生すると共に前記特定番地を発
生する手段と、前記特定番地の発生に応答して前記所定
データが読出されたかどうかを検出する手段と、前記所
定データが検出されたとき、前記第２のメモリを選択し
つつ読出し制御する手段とを含むことを特徴とするメモ
リ制御回路。 - 【請求項２】 常時実装された第１のメモリと、実装非
実装が選択可能とされた第２のメモリと、前記第２のメ
モリの実装状態を検出して実装信号を発生する手段と、
電源投入時に前記実装信号の発生に応答して前記第２の
メモリを選択しつつ読出し制御する手段とを含むことを
特徴とするメモリ制御回路。 - 【請求項３】 常時実装された第１のメモリと、実装非
実装が選択可能とされた第２のメモリと、前記第２メモ
リの実装状態を示す実装信号を予め格納した不揮発性メ
モリと、電源投入時に前記不揮発性メモリの内容である
実装信号を読出して前記第２のメモリが実装されている
ことを示していれば、前記第２のメモリを選択しつつ読
出し制御する手段とを含むことを特徴とするメモリ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31831291A JPH05128008A (ja) | 1991-11-06 | 1991-11-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31831291A JPH05128008A (ja) | 1991-11-06 | 1991-11-06 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128008A true JPH05128008A (ja) | 1993-05-25 |
Family
ID=18097795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31831291A Pending JPH05128008A (ja) | 1991-11-06 | 1991-11-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128008A (ja) |
-
1991
- 1991-11-06 JP JP31831291A patent/JPH05128008A/ja active Pending
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