JPS6222199B2 - - Google Patents
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- JPS6222199B2 JPS6222199B2 JP53096543A JP9654378A JPS6222199B2 JP S6222199 B2 JPS6222199 B2 JP S6222199B2 JP 53096543 A JP53096543 A JP 53096543A JP 9654378 A JP9654378 A JP 9654378A JP S6222199 B2 JPS6222199 B2 JP S6222199B2
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- 238000012937 correction Methods 0.000 claims description 92
- 238000012545 processing Methods 0.000 claims description 20
- 238000012360 testing method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、誤り訂正コード発生兼検出器を有す
る記憶装置において、書込みデータと一致しない
誤り訂正コードを記憶装置に自由に書込み得るよ
うになつた誤り訂正コード書込み方式に関するも
のである。
る記憶装置において、書込みデータと一致しない
誤り訂正コードを記憶装置に自由に書込み得るよ
うになつた誤り訂正コード書込み方式に関するも
のである。
最近の記憶装置においては誤り訂正コード発生
兼検出器が設置されている。記憶装置にデータを
書込む際、書込みデータは誤り訂正コード発生兼
検出器に入力され、誤り訂正コードが生成され
る。そして、書込みデータは、誤り訂正コードと
共に記憶装置に書込まれる。記憶装置からデータ
を読出す際、記憶装置から読出されたデータと誤
り訂正コードは誤り訂正コード発生兼検出器に入
力され、誤り検出が行われる。誤りが検出されな
かつた場合には、読出しデータはそのまま要求元
へ送られる。１ビツト誤りが検出された場合に
は、誤り訂正が行われ、訂正された読出しデータ
が要求元へ送られる。２ビツト以上の誤りが検出
された場合には、この旨が割込みによつて中央処
理装置へ通知される。
兼検出器が設置されている。記憶装置にデータを
書込む際、書込みデータは誤り訂正コード発生兼
検出器に入力され、誤り訂正コードが生成され
る。そして、書込みデータは、誤り訂正コードと
共に記憶装置に書込まれる。記憶装置からデータ
を読出す際、記憶装置から読出されたデータと誤
り訂正コードは誤り訂正コード発生兼検出器に入
力され、誤り検出が行われる。誤りが検出されな
かつた場合には、読出しデータはそのまま要求元
へ送られる。１ビツト誤りが検出された場合に
は、誤り訂正が行われ、訂正された読出しデータ
が要求元へ送られる。２ビツト以上の誤りが検出
された場合には、この旨が割込みによつて中央処
理装置へ通知される。
誤り訂正コード発生兼検出器のテストを行う場
合には、書込みデータと一致しない誤り訂正コー
ドを生成する必要がある。従来技術においては、
誤り訂正コード発生兼検出器から出力される誤り
訂正コードを反転し、反転した誤り訂正コードを
データと共に記憶装置に書込んでいた。このよう
な従来方式では、誤り訂正コードとして書込まれ
るデータを自由に変更することが出来ず、このた
め、誤り訂正コード発生兼検出器のテストを完全
に行い得ないという欠点が存在する。
合には、書込みデータと一致しない誤り訂正コー
ドを生成する必要がある。従来技術においては、
誤り訂正コード発生兼検出器から出力される誤り
訂正コードを反転し、反転した誤り訂正コードを
データと共に記憶装置に書込んでいた。このよう
な従来方式では、誤り訂正コードとして書込まれ
るデータを自由に変更することが出来ず、このた
め、誤り訂正コード発生兼検出器のテストを完全
に行い得ないという欠点が存在する。
本発明は、上記の考察にもとづくものであつ
て、任意のデータを誤り訂正コードとして記憶装
置に書込み得るようになつた誤り訂正コード書込
み方式を提供することを目的としている。そして
そのため、本発明の誤り訂正コードの書込み方式
は、誤り訂正コード発生兼検出器を備え、データ
書込みの際には上記誤り訂正コード発生兼検出器
によつて語り訂正コードを作成して書込みデータ
と共に該誤り訂正コードをメモリ部に書込み、デ
ータ読出しの際には上記メモリ部からの読出しデ
ータと読出し誤り訂正コードとの一致を上記誤り
訂正コード発生兼検出器によつてチエツクして誤
り制御を行い、データ部分書込みの際には書込み
データと上記メモリ部から読出された読出しデー
タとをマージ手段でマージし、マージ・データに
対する誤り訂正コードを上記誤り訂正コード発生
兼検出器によつて作成してマージ・データと共に
該誤り訂正コードを上記メモリ部に書込むよう構
成された記憶装置において、上記誤り訂正コード
発生兼検出器からの誤り訂正コードおよび中央処
理装置が作成した誤り訂正コードのいずれかを選
択的に誤り訂正コード信号線を介してメモリ部へ
誤り訂正コードとして出力するマルチプレクサ
と、該マルチプレクサを制御する制御情報が命令
によつて書込まれるレジスタとを設けると共に、
誤り訂正コード発生兼検出器のテスト時に予め上
記メモリ部の任意のアドレスから読出したデータ
を受信した中央処理装置が誤り訂正コードを作成
し、上記レジスタの制御情報が上記中央処理装置
が作成した誤り訂正コードを誤り訂正コード信号
線上のデータとして選択出力すべきことを上記マ
ルチプレクサに指示している状態の下で上記中央
処理装置から書込み命令が送られて来たときに
は、上記アドレス情報で指定される上記メモリ部
の番地からデータを読出し、該読出しデータを上
記マージ手段および誤り訂正コード発生兼検出器
をスルーで通して上記メモリ部にデータを書込む
ためのデータ信号線上にそのまま書込みデータと
して供給し、上記誤り訂正コード信号線上のデー
タおよび上記データ信号線上のデータを上記アド
レス情報に従つて同時に上記メモリ部に書込むよ
うに構成したことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。
て、任意のデータを誤り訂正コードとして記憶装
置に書込み得るようになつた誤り訂正コード書込
み方式を提供することを目的としている。そして
そのため、本発明の誤り訂正コードの書込み方式
は、誤り訂正コード発生兼検出器を備え、データ
書込みの際には上記誤り訂正コード発生兼検出器
によつて語り訂正コードを作成して書込みデータ
と共に該誤り訂正コードをメモリ部に書込み、デ
ータ読出しの際には上記メモリ部からの読出しデ
ータと読出し誤り訂正コードとの一致を上記誤り
訂正コード発生兼検出器によつてチエツクして誤
り制御を行い、データ部分書込みの際には書込み
データと上記メモリ部から読出された読出しデー
タとをマージ手段でマージし、マージ・データに
対する誤り訂正コードを上記誤り訂正コード発生
兼検出器によつて作成してマージ・データと共に
該誤り訂正コードを上記メモリ部に書込むよう構
成された記憶装置において、上記誤り訂正コード
発生兼検出器からの誤り訂正コードおよび中央処
理装置が作成した誤り訂正コードのいずれかを選
択的に誤り訂正コード信号線を介してメモリ部へ
誤り訂正コードとして出力するマルチプレクサ
と、該マルチプレクサを制御する制御情報が命令
によつて書込まれるレジスタとを設けると共に、
誤り訂正コード発生兼検出器のテスト時に予め上
記メモリ部の任意のアドレスから読出したデータ
を受信した中央処理装置が誤り訂正コードを作成
し、上記レジスタの制御情報が上記中央処理装置
が作成した誤り訂正コードを誤り訂正コード信号
線上のデータとして選択出力すべきことを上記マ
ルチプレクサに指示している状態の下で上記中央
処理装置から書込み命令が送られて来たときに
は、上記アドレス情報で指定される上記メモリ部
の番地からデータを読出し、該読出しデータを上
記マージ手段および誤り訂正コード発生兼検出器
をスルーで通して上記メモリ部にデータを書込む
ためのデータ信号線上にそのまま書込みデータと
して供給し、上記誤り訂正コード信号線上のデー
タおよび上記データ信号線上のデータを上記アド
レス情報に従つて同時に上記メモリ部に書込むよ
うに構成したことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。
図は本発明の１実施例のブロツク図であつて、
１はメモリ部、２は誤り訂正コード発生兼検出
器、３はゲート、４ないし７はマルチプレクサ、
８はレジスタ、９と１０はドライバ、１１は
ECCバツフア、１２はデータ・バツフアをそれ
ぞれ示している。書込みの際、誤り訂正コード発
生兼検出器２に書込みデータが入力されると、誤
り訂正コード兼検出器２は誤り訂正コードを生成
し、誤り訂正コードと書込みデータを出力する。
読出しの際には、読出しデータと読出された誤り
訂正コードが誤り訂正コード発生兼検出器２に入
力され、誤り訂正コード発生兼検出器２は誤り検
出を行う。そして、１ビツト誤りの場合には読出
しデータを訂正し、２ビツト以上の誤りの場合に
はこの旨を割込みによつて中央処理装置へ通知す
る。誤り訂正コード発生兼検出器２から出力され
る読出しデータはゲート３およびデータ・バスを
介して中央処理装置に送られる。ゲート３はドラ
イバとしての機能も有している。
１はメモリ部、２は誤り訂正コード発生兼検出
器、３はゲート、４ないし７はマルチプレクサ、
８はレジスタ、９と１０はドライバ、１１は
ECCバツフア、１２はデータ・バツフアをそれ
ぞれ示している。書込みの際、誤り訂正コード発
生兼検出器２に書込みデータが入力されると、誤
り訂正コード兼検出器２は誤り訂正コードを生成
し、誤り訂正コードと書込みデータを出力する。
読出しの際には、読出しデータと読出された誤り
訂正コードが誤り訂正コード発生兼検出器２に入
力され、誤り訂正コード発生兼検出器２は誤り検
出を行う。そして、１ビツト誤りの場合には読出
しデータを訂正し、２ビツト以上の誤りの場合に
はこの旨を割込みによつて中央処理装置へ通知す
る。誤り訂正コード発生兼検出器２から出力され
る読出しデータはゲート３およびデータ・バスを
介して中央処理装置に送られる。ゲート３はドラ
イバとしての機能も有している。
レジスタ８の内容は命令によつて変更すること
が出来る。レジスタ８が「１」の場合にはマルチ
プレクサ７は中央処理装置から送られて来たデー
タを出力し、レジスタ８が「０」の場合には、マ
ルチプレクサ７は誤り訂正コード発生兼検出器２
からの誤り訂正コードを出力する。
が出来る。レジスタ８が「１」の場合にはマルチ
プレクサ７は中央処理装置から送られて来たデー
タを出力し、レジスタ８が「０」の場合には、マ
ルチプレクサ７は誤り訂正コード発生兼検出器２
からの誤り訂正コードを出力する。
誤り訂正コード発生兼検出器２のテストは、次
のようにして行われる。先ず任意の番地例えば
100番地からデータと誤り訂正コードが読出され
る。読出しECCはマルチプレクサ５を介して誤
り訂正コード発生兼検出器２へ送られ、また、読
出しデータはマルチプレクサ６を介して誤り訂正
コード発生兼検出器２へ送られる。この際には、
ECCチエツク・イネーブル・ビツトはオフとさ
れており、読出しデータの訂正は行われない。誤
り訂正コード発生兼検出器２から出力される読出
しデータはゲート３およびデータ・バスを介して
中央処理装置に送られる。中央処理装置は、この
読出しデータを受信すると、これと一致しない誤
り訂正コードを作成する。そして、レジスタ８を
「１」とし、上記の不一致の誤り訂正コードを書
込みデータとして、書込み命令とアドレス情報を
発行する。このアドレス情報はさらにデータを読
出した100番地を指定する。
のようにして行われる。先ず任意の番地例えば
100番地からデータと誤り訂正コードが読出され
る。読出しECCはマルチプレクサ５を介して誤
り訂正コード発生兼検出器２へ送られ、また、読
出しデータはマルチプレクサ６を介して誤り訂正
コード発生兼検出器２へ送られる。この際には、
ECCチエツク・イネーブル・ビツトはオフとさ
れており、読出しデータの訂正は行われない。誤
り訂正コード発生兼検出器２から出力される読出
しデータはゲート３およびデータ・バスを介して
中央処理装置に送られる。中央処理装置は、この
読出しデータを受信すると、これと一致しない誤
り訂正コードを作成する。そして、レジスタ８を
「１」とし、上記の不一致の誤り訂正コードを書
込みデータとして、書込み命令とアドレス情報を
発行する。このアドレス情報はさらにデータを読
出した100番地を指定する。
記憶装置の制御回路（図示せず）は、レジスタ
８が「１」であるときに書込み命令を受信するこ
と、100番地からデータを読出しデータバツフア
１１，１２にセツトしてこの読出しデータを書込
みデータとして誤り訂正コード発生兼検出器２へ
入力する。誤り訂正コード発生兼検出器２は、書
込みデータをドライバ１０へ送り、誤り訂正コー
ドをマルチプレクサ７へ送る。しかし、マルチプ
レクサ７は、レジスタ８が「１」であるので、中
央処理装置から送られて来たデータを選択して出
力する。このデータは誤り訂正コードとしてドラ
イバ９に送られ、ドライバ９，１０を駆動するこ
とにより、書込みデータと、これと不一致の誤り
訂正コードとがメモリ１の100番地に書込まれ
る。
８が「１」であるときに書込み命令を受信するこ
と、100番地からデータを読出しデータバツフア
１１，１２にセツトしてこの読出しデータを書込
みデータとして誤り訂正コード発生兼検出器２へ
入力する。誤り訂正コード発生兼検出器２は、書
込みデータをドライバ１０へ送り、誤り訂正コー
ドをマルチプレクサ７へ送る。しかし、マルチプ
レクサ７は、レジスタ８が「１」であるので、中
央処理装置から送られて来たデータを選択して出
力する。このデータは誤り訂正コードとしてドラ
イバ９に送られ、ドライバ９，１０を駆動するこ
とにより、書込みデータと、これと不一致の誤り
訂正コードとがメモリ１の100番地に書込まれ
る。
中央処理装置が100番地を指定して読出し命令
を実行すると、読出しデータと誤り訂正コードと
は誤り訂正コード発生兼検出器２に入力される。
データと一致しない誤り訂正コードがメモリ１に
書込まれているので、誤り訂正コード発生兼検出
器２が誤りを検出すれば、正常に動作しているこ
ととなる。種々のデータを誤り訂正コードとして
メモリ部１へ書込むことによつて、誤り訂正コー
ド発生兼検出器２について種々のテストを行うこ
とが出来る。
を実行すると、読出しデータと誤り訂正コードと
は誤り訂正コード発生兼検出器２に入力される。
データと一致しない誤り訂正コードがメモリ１に
書込まれているので、誤り訂正コード発生兼検出
器２が誤りを検出すれば、正常に動作しているこ
ととなる。種々のデータを誤り訂正コードとして
メモリ部１へ書込むことによつて、誤り訂正コー
ド発生兼検出器２について種々のテストを行うこ
とが出来る。
ECCバツフア１１とデータ・バツフア１２
は、部分書込み動作を行う際にも使用されるもの
である。いま、データが16ビツト幅とし、上位側
が中央処理装置のデータによつて置き換えられる
ものとすると、16ビツトの読出しデータおよび中
央処理装置からの16ビツトのデータがマルチプレ
クサ４に供給される。マルチプレクサ４は、中央
処理装置からのデータの上位側と読出しデータの
下位側とを結合し、結合して得られた書込みデー
タを誤り訂正コード発生兼検出器２へ供給する。
その後の動作は一般の書込み動作と同様である。
は、部分書込み動作を行う際にも使用されるもの
である。いま、データが16ビツト幅とし、上位側
が中央処理装置のデータによつて置き換えられる
ものとすると、16ビツトの読出しデータおよび中
央処理装置からの16ビツトのデータがマルチプレ
クサ４に供給される。マルチプレクサ４は、中央
処理装置からのデータの上位側と読出しデータの
下位側とを結合し、結合して得られた書込みデー
タを誤り訂正コード発生兼検出器２へ供給する。
その後の動作は一般の書込み動作と同様である。
以上の説明から明らかなように、本発明によれ
ば、誤り訂正コード発生兼検出器の試験を完全に
行うことが出来る。
ば、誤り訂正コード発生兼検出器の試験を完全に
行うことが出来る。
図は本発明の１実施例のブロツク図である。
１……メモリ部、２……誤り訂正コード発生兼
検出器、３……ゲート、４ないし７……マルチプ
レクサ、８……レジスタ、９と１０……ドライ
バ、１１……ECCバツフア、１２……データ・
バツフア。
検出器、３……ゲート、４ないし７……マルチプ
レクサ、８……レジスタ、９と１０……ドライ
バ、１１……ECCバツフア、１２……データ・
バツフア。
Claims (1)
- １ 誤り訂正コード発生兼検出器を備え、データ
書込みの際には上記誤り訂正コード発生兼検出器
によつて誤り訂正コードを作成して書込みデータ
と共に該誤り訂正コードをメモリ部に書込み、デ
ータ読出しの際には上記メモリ部からの読出しデ
ータと読出し誤り訂正コードとの一致を上記誤り
訂正コード発生兼検出器によつてチエツクして誤
り制御を行い、データ部分書込みの際には書込み
データと上記メモリ部から読出された読出しデー
タとをマージ手段でマージし、マージ・データに
対する誤り訂正コードを上記誤り訂正コード発生
兼検出器によつて作成してマージ・データと共に
該誤り訂正コードを上記メモリ部に書込むよう構
成された記憶装置において、上記誤り訂正コード
発生兼検出器からの誤り訂正コードおよび中央処
理装置が作成した誤り訂正コードのいずれかを選
択的に誤り訂正コード信号線を介してメモリ部へ
誤り訂正コードとして出力するマルチプレクサ
と、該マルチプレクサを制御する制御情報が命令
によつて書込まれるレジスタとを設けると共に、
誤り訂正コード発生兼検出器のテスト時に予め上
記メモリ部の任意のアドレスから読出したデータ
を受信した中央処理装置が誤り訂正コードを作成
し、上記レジスタの制御情報が上記中央処理装置
が作成した誤り訂正コードを誤り訂正コード信号
線上のデータとして選択出力すべきことを上記マ
ルチプレクサに指示している状態の下で上記中央
処理装置から書込み命令が送られて来たときに
は、上記アドレス情報で指定される上記メモリ部
の番地からデータを読出し、該読出しデータを上
記マージ手段および誤り訂正コード発生兼検出器
をスルーで通して上記メモリ部にデータを書込む
ためのデータ信号線上にそのまま書込みデータと
して供給し、上記誤り訂正コード信号線上のデー
タおよび上記データ信号線上のデータを上記アド
レス情報に従つて同時に上記メモリ部に書込むよ
うに構成したことを特徴とする誤り訂正コード書
込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9654378A JPS5525812A (en) | 1978-08-08 | 1978-08-08 | Writing system for error correction code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9654378A JPS5525812A (en) | 1978-08-08 | 1978-08-08 | Writing system for error correction code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525812A JPS5525812A (en) | 1980-02-23 |
| JPS6222199B2 true JPS6222199B2 (ja) | 1987-05-16 |
Family
ID=14168012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9654378A Granted JPS5525812A (en) | 1978-08-08 | 1978-08-08 | Writing system for error correction code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5525812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| EP2645249A1 (en) | 2012-03-30 | 2013-10-02 | Fujitsu Limited | Information processing apparatus, and method of controlling information processing apparatus |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161563A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 記憶装置 |
| GB2178752B (en) * | 1985-07-12 | 1989-10-11 | Unilever Plc | Substitute milk fat |
| JPS6243750A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 記憶デ−タ処理回路 |
| JP2513615B2 (ja) * | 1986-01-17 | 1996-07-03 | 株式会社日立製作所 | Ｅｃｃ回路付記憶装置 |
| JPS62211757A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 誤り訂正回路試験方式 |
| JP2818659B2 (ja) * | 1988-03-17 | 1998-10-30 | 富士通株式会社 | 誤り訂正方式 |
| JP4116821B2 (ja) | 2002-05-22 | 2008-07-09 | ユニ・チャーム株式会社 | パンツ型おむつ |
| JP6164003B2 (ja) | 2013-09-25 | 2017-07-19 | 富士通株式会社 | メモリ制御装置、情報処理装置、及び情報処理装置の制御方法 |
-
1978
- 1978-08-08 JP JP9654378A patent/JPS5525812A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| EP2645249A1 (en) | 2012-03-30 | 2013-10-02 | Fujitsu Limited | Information processing apparatus, and method of controlling information processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525812A (en) | 1980-02-23 |
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