JPH05128872A - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JPH05128872A JPH05128872A JP3285810A JP28581091A JPH05128872A JP H05128872 A JPH05128872 A JP H05128872A JP 3285810 A JP3285810 A JP 3285810A JP 28581091 A JP28581091 A JP 28581091A JP H05128872 A JPH05128872 A JP H05128872A
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Abstract
(57)【要約】
【目的】集積回路において、出力回路のゲートと信号出
力端子Ｄｏｕｔとの間にチャネル長の短かいトラジスタ
を設けることにより、静電破壊耐圧の高い半導体出力回
路を提供する。 【構成】電源ＶＣＣと接地間にトランジスタＱ１とトラ
ンジスタＱ２を直列に接続すると共に、トランジスタＱ
１のゲートとトランジスタＱ１とＱ２の節点間にトラン
ジスタＱ３を接続する。更に前記接点とトランジスタＱ
２のドレインとの間にトランジスタＱ４を接続すると共
に、前記接続点から信号出力端子Ｄｏｕｔをとりだし、
さらに第１のＮ型ＭＯＳトランジスタＱ１のゲートに制
御信号φ１を、トランジスタＱ２のゲートに制御信号φ
２をそれぞれ入力し、トランジスタＱ３のゲートを接地
するように構成する。更に、前記Ｑ３とＱ４のトランジ
スタは、Ｑ１とＱ２のトランジスタよりもチャネル長を
短く設定する。
力端子Ｄｏｕｔとの間にチャネル長の短かいトラジスタ
を設けることにより、静電破壊耐圧の高い半導体出力回
路を提供する。 【構成】電源ＶＣＣと接地間にトランジスタＱ１とトラ
ンジスタＱ２を直列に接続すると共に、トランジスタＱ
１のゲートとトランジスタＱ１とＱ２の節点間にトラン
ジスタＱ３を接続する。更に前記接点とトランジスタＱ
２のドレインとの間にトランジスタＱ４を接続すると共
に、前記接続点から信号出力端子Ｄｏｕｔをとりだし、
さらに第１のＮ型ＭＯＳトランジスタＱ１のゲートに制
御信号φ１を、トランジスタＱ２のゲートに制御信号φ
２をそれぞれ入力し、トランジスタＱ３のゲートを接地
するように構成する。更に、前記Ｑ３とＱ４のトランジ
スタは、Ｑ１とＱ２のトランジスタよりもチャネル長を
短く設定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にＮチャネル型絶縁ゲート電界効果トランジスタを用い
た半導体出力回路に関する。
にＮチャネル型絶縁ゲート電界効果トランジスタを用い
た半導体出力回路に関する。
【０００２】
【従来の技術】従来の半導体装置のダイナミックメモリ
等に搭載される出力回路は、図３に示すように、電源Ｖ
ＣＣと接地線間に第１のＮチャネル型絶縁ゲート電界効
果トランジスタ（以後単にトランジスタと称す）Ｑ１と
第２のトランジスタＱ２を直列に接続すると共に、前記
トランジスタＱ１のゲートとトランジスタＱ１、Ｑ２の
節点間に第３のトランジスタＱ３を接続し、且つ前記節
点から抵抗Ｒ１を介して信号出力端子Ｄｏｕｔに接続す
る。さらにトランジスタＱ１のゲートに制御信号φ１
を、トランジスタＱ２のゲートに制御信号φ２をそれぞ
れ入力し、第３のトランジスタＱ３のゲートを接地する
ように構成する。
等に搭載される出力回路は、図３に示すように、電源Ｖ
ＣＣと接地線間に第１のＮチャネル型絶縁ゲート電界効
果トランジスタ（以後単にトランジスタと称す）Ｑ１と
第２のトランジスタＱ２を直列に接続すると共に、前記
トランジスタＱ１のゲートとトランジスタＱ１、Ｑ２の
節点間に第３のトランジスタＱ３を接続し、且つ前記節
点から抵抗Ｒ１を介して信号出力端子Ｄｏｕｔに接続す
る。さらにトランジスタＱ１のゲートに制御信号φ１
を、トランジスタＱ２のゲートに制御信号φ２をそれぞ
れ入力し、第３のトランジスタＱ３のゲートを接地する
ように構成する。
【０００３】次に、従来の半導体集積回路の動作につい
て説明する。
て説明する。
【０００４】トランジスタＱ１及びトランジスタＱ２の
ゲートに制御信号φ１及び制御信号φ２をそれぞれ加え
ることにより、信号出力端子Ｄｏｕｔから信号を出力し
ている。また、トランジスタＱ３が無い場合、信号出力
端子Ｄｏｕｔの電圧が負方向に変動すると、トランジス
タＱ１のドレインとソースとの間には、電源電圧以上の
電圧がかかり、ゲートには電源電圧以下の低い電圧がか
かるため、イオン化電流が流れやすい状態となり、その
時発生する少数キャリアが集積回路内部の、例えばメモ
リセルの保持特性等に悪影響を及ぼす。すさわち発生す
る小数キャリアがメモリ部に蓄えられた電荷と結合し、
メモリセルのデータを破壊するため保持特性が劣化す
る。従って、トランジスタＱ３を設けることにより、ト
ランジスタＱ１のゲート電圧はソース電圧とほぼ等しく
なるため、ホットキャリアによるイオン化電流は流れ
ず、上記のような悪影響を及ぼすことはない。
ゲートに制御信号φ１及び制御信号φ２をそれぞれ加え
ることにより、信号出力端子Ｄｏｕｔから信号を出力し
ている。また、トランジスタＱ３が無い場合、信号出力
端子Ｄｏｕｔの電圧が負方向に変動すると、トランジス
タＱ１のドレインとソースとの間には、電源電圧以上の
電圧がかかり、ゲートには電源電圧以下の低い電圧がか
かるため、イオン化電流が流れやすい状態となり、その
時発生する少数キャリアが集積回路内部の、例えばメモ
リセルの保持特性等に悪影響を及ぼす。すさわち発生す
る小数キャリアがメモリ部に蓄えられた電荷と結合し、
メモリセルのデータを破壊するため保持特性が劣化す
る。従って、トランジスタＱ３を設けることにより、ト
ランジスタＱ１のゲート電圧はソース電圧とほぼ等しく
なるため、ホットキャリアによるイオン化電流は流れ
ず、上記のような悪影響を及ぼすことはない。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
出力回路は、電源ＶＣＣあるいは、接地電位を基準に信
号出力端子Ｄｏｕｔに静電放電時のような負極性の高い
電圧パルスが印加された場合、信号出力端子Ｄｏｕｔに
接続されているトランジスタＱ２のゲートとドレインま
たはドレインとソースとの間に負極性の高い電圧が加わ
ることになり、ドレインとゲートとの間のゲート絶縁膜
破壊が起り、リーク不良の原因となるという問題があっ
た。この傾向は、素子が微細化、薄膜化さるれる際に
（ゲート絶縁膜厚が２０ｎｍ以下、トランジスタチャネ
ル長１．５μｍ以下で）特に顕著となる。
出力回路は、電源ＶＣＣあるいは、接地電位を基準に信
号出力端子Ｄｏｕｔに静電放電時のような負極性の高い
電圧パルスが印加された場合、信号出力端子Ｄｏｕｔに
接続されているトランジスタＱ２のゲートとドレインま
たはドレインとソースとの間に負極性の高い電圧が加わ
ることになり、ドレインとゲートとの間のゲート絶縁膜
破壊が起り、リーク不良の原因となるという問題があっ
た。この傾向は、素子が微細化、薄膜化さるれる際に
（ゲート絶縁膜厚が２０ｎｍ以下、トランジスタチャネ
ル長１．５μｍ以下で）特に顕著となる。
【０００６】これは、トランジスタＱ２のドレインとソ
ースとの間及びゲートとドレインとの間に高い電圧が加
わった場合、トランジスタＱ２が導通状態となり、信号
出力端子Ｄｏｕｔに加えられた電荷が接地側に放電し、
電圧が低レベルになる前に、ドレインとゲートとの間の
ゲート絶縁膜破壊が起ると考えられる。以上のような問
題のために、従来は、トランジスタＱ２のチャネル長を
短かくし、トランジスタが導通状態にいたる電圧を低く
する方法がとられた。
ースとの間及びゲートとドレインとの間に高い電圧が加
わった場合、トランジスタＱ２が導通状態となり、信号
出力端子Ｄｏｕｔに加えられた電荷が接地側に放電し、
電圧が低レベルになる前に、ドレインとゲートとの間の
ゲート絶縁膜破壊が起ると考えられる。以上のような問
題のために、従来は、トランジスタＱ２のチャネル長を
短かくし、トランジスタが導通状態にいたる電圧を低く
する方法がとられた。
【０００７】これは、例えば文献として、１９８８年の
イー・オー・エス／イー・エス・ディ・シンポジウムに
おける論文集、「相互接合プロセスとスナップバック電
圧がＮＭＯＳトランジスターのＥＳＤ不良耐量に及ぼす
影響」（“ＥＦＦＥＣＴＳＯＦ ＩＮＴＥＲＣＯＮＥＣ
Ｔ ＰＲＯＣＥＳＳ ＡＮＤ ＳＮＡＰＢＡＣＫＶＯＬ
ＴＡＧＥ ＯＮ ＴＨＥ ＥＳＤ ＦＡＩＬＵＲＥ Ｔ
ＨＲＥＳＨＯＬＤＯＦ ＮＭＯＳ ＴＲＡＮＳＩＳＴＯ
ＲＳ”１９８８ ＥＯＳ／ＥＳＤ ＳＹＭＰＯＳＩＵＭ
ＰＲＯＣＥＥＤＩＮＧ Ｐ．２１２〜２１９）２１２
ページのＦＩＧ１４（本発明の図４）に見られるよう
に、トランジスタのゲート電圧が高い場合、トランジス
タの破壊電流がチャネル長に強く依存するためである。
つまり、トランジスタに流せる電流はゲート電圧が高い
程少なく、またチャネル長が短かい程多い。しかし、ト
ランジスタのチャネル長を短くすることは、トランジス
タのホットキャリアによる劣化が増加するため、限界が
あった。また、従来は、図３の抵抗Ｒ１の値を高くし、
トランジスタＱ２のドレインとソースとの間に印加され
る電圧を低くする方法もとられたが、この方法は、Ｒ１
と寄生容量Ｃ１とが形成する時定数によって、出力波形
を鈍化させるという欠点を有している。本発明の目的
は、このような欠点を除去することにより、静電破壊耐
圧の高い半導体出力回路を提供することにある。
イー・オー・エス／イー・エス・ディ・シンポジウムに
おける論文集、「相互接合プロセスとスナップバック電
圧がＮＭＯＳトランジスターのＥＳＤ不良耐量に及ぼす
影響」（“ＥＦＦＥＣＴＳＯＦ ＩＮＴＥＲＣＯＮＥＣ
Ｔ ＰＲＯＣＥＳＳ ＡＮＤ ＳＮＡＰＢＡＣＫＶＯＬ
ＴＡＧＥ ＯＮ ＴＨＥ ＥＳＤ ＦＡＩＬＵＲＥ Ｔ
ＨＲＥＳＨＯＬＤＯＦ ＮＭＯＳ ＴＲＡＮＳＩＳＴＯ
ＲＳ”１９８８ ＥＯＳ／ＥＳＤ ＳＹＭＰＯＳＩＵＭ
ＰＲＯＣＥＥＤＩＮＧ Ｐ．２１２〜２１９）２１２
ページのＦＩＧ１４（本発明の図４）に見られるよう
に、トランジスタのゲート電圧が高い場合、トランジス
タの破壊電流がチャネル長に強く依存するためである。
つまり、トランジスタに流せる電流はゲート電圧が高い
程少なく、またチャネル長が短かい程多い。しかし、ト
ランジスタのチャネル長を短くすることは、トランジス
タのホットキャリアによる劣化が増加するため、限界が
あった。また、従来は、図３の抵抗Ｒ１の値を高くし、
トランジスタＱ２のドレインとソースとの間に印加され
る電圧を低くする方法もとられたが、この方法は、Ｒ１
と寄生容量Ｃ１とが形成する時定数によって、出力波形
を鈍化させるという欠点を有している。本発明の目的
は、このような欠点を除去することにより、静電破壊耐
圧の高い半導体出力回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、ドレイ
ンを第１の電源電位に接続する第１のトランジスタのソ
ースと、ソースを第２の電源電位に接続する第２のトラ
ンジスタのドレインとを接続する節点を有し、ドレイン
を前記第１のトランジスタのゲートに接続し、且つソー
スを前記節点に接続する第３のトランジスタのゲート
と、ドレインを前記節点に接続し、且つソースを前記第
２のトランジスタのゲートに接続する第４のトランジス
タのゲートとをそれぞれ前記第２の電源電位に接続する
と共に、前記第１のトランジスタのゲートに第１の制御
信号を、第２のトランジスタのゲートに第２の制御信号
をそれぞれ入力し、且つ前記節点を出力端子に接続する
半導体出力回路にある。
ンを第１の電源電位に接続する第１のトランジスタのソ
ースと、ソースを第２の電源電位に接続する第２のトラ
ンジスタのドレインとを接続する節点を有し、ドレイン
を前記第１のトランジスタのゲートに接続し、且つソー
スを前記節点に接続する第３のトランジスタのゲート
と、ドレインを前記節点に接続し、且つソースを前記第
２のトランジスタのゲートに接続する第４のトランジス
タのゲートとをそれぞれ前記第２の電源電位に接続する
と共に、前記第１のトランジスタのゲートに第１の制御
信号を、第２のトランジスタのゲートに第２の制御信号
をそれぞれ入力し、且つ前記節点を出力端子に接続する
半導体出力回路にある。
【０００９】前記第１の電源電位は正の電源電位であ
り、前記第２の電源電位は接地電位とすることができ
る。
り、前記第２の電源電位は接地電位とすることができ
る。
【００１０】前記第３及び第４のトランジスタのチャネ
ル長を、前記第１及び第２のトランジスタのチャネル長
よりも短かくすることができる。
ル長を、前記第１及び第２のトランジスタのチャネル長
よりも短かくすることができる。
【００１１】
【作用】トランジスタＱ３及びＱ４を設けることによ
り、電源ＶＣＣ又は接地ＧＮＤに対して、信号出力端子
Ｄｏｕｔに負極性の静電放電電圧が印加された場合、前
記Ｑ３及びＱ４のトランジスタのソースとドレイン間に
電流が流れるため、トランジスタＱ１及びＱ２のゲート
電極の電位が信号出力端子Ｄｏｕｔの電位と共に低下
し、前記Ｑ１のゲートとソースとの間、又はＱ２のドレ
インとゲート間に高い電圧がかからないためＱ１及びＱ
２のゲート絶縁膜破壊が起らない。
り、電源ＶＣＣ又は接地ＧＮＤに対して、信号出力端子
Ｄｏｕｔに負極性の静電放電電圧が印加された場合、前
記Ｑ３及びＱ４のトランジスタのソースとドレイン間に
電流が流れるため、トランジスタＱ１及びＱ２のゲート
電極の電位が信号出力端子Ｄｏｕｔの電位と共に低下
し、前記Ｑ１のゲートとソースとの間、又はＱ２のドレ
インとゲート間に高い電圧がかからないためＱ１及びＱ
２のゲート絶縁膜破壊が起らない。
【００１２】これは、前記文献のＦＩＧ１４（本発明の
図４参照）にも示されているように、トラジスタのゲー
ト電圧が低い場合は、破壊電流値が高く、しかもチャネ
ル長に依存しないためである。Ｑ３及びＱ４のトランジ
スタは、通常は電流が流れないためホットキャリアによ
る劣化の制限を受ず、トランジスタのパンチスルーで決
定されるチャネル長まで短かくすることができる。従っ
て、Ｑ３及びＱ４のトランジスタのゲート絶縁膜破壊を
起しにくくするのは容易である。
図４参照）にも示されているように、トラジスタのゲー
ト電圧が低い場合は、破壊電流値が高く、しかもチャネ
ル長に依存しないためである。Ｑ３及びＱ４のトランジ
スタは、通常は電流が流れないためホットキャリアによ
る劣化の制限を受ず、トランジスタのパンチスルーで決
定されるチャネル長まで短かくすることができる。従っ
て、Ｑ３及びＱ４のトランジスタのゲート絶縁膜破壊を
起しにくくするのは容易である。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の半導体出力回路の一実施例
を示すブロック図、図２はタイムチャートである。
を示すブロック図、図２はタイムチャートである。
【００１５】本実施例の半導体出力回路は、第１のトラ
ンジスタＱ１のチャネル長が１．５μｍ、幅が８００μ
ｍ、第２のトランジスタＱ２のチャネル長が１．５μ
ｍ、幅が５００μｍ、第３のトランジスタＱ３のチャネ
ル長が１．０μｍ、幅が２００μｍ、及び第４のトラン
ジスタＱ４のチャネル長が１．０μｍ、幅が２００μｍ
となる様に構成されている。
ンジスタＱ１のチャネル長が１．５μｍ、幅が８００μ
ｍ、第２のトランジスタＱ２のチャネル長が１．５μ
ｍ、幅が５００μｍ、第３のトランジスタＱ３のチャネ
ル長が１．０μｍ、幅が２００μｍ、及び第４のトラン
ジスタＱ４のチャネル長が１．０μｍ、幅が２００μｍ
となる様に構成されている。
【００１６】本実施例の半導体出力回路は、図１，図２
に示す様に、トランジスタＱ１とトランジスタＱ２の入
力に、それぞれ制御信号φ１φ２を印加すると信号出力
端子Ｄｏｕｔに信号を出力する。制御信号φ１φ２の状
態によりその出力は、高インピーダンス（φ１＝φ２＝
低レベル）、高レベル（φ１＝高レベル、φ２＝低レベ
ル）、低レベル（φ１＝低レベル、φ２＝高レベル）の
３つの出力状態がある。図１において、トランジスタＱ
３とトランジスタＱ４は、通常の状態では動作しない
が、信号出力端子Ｄｏｕｔに負極性の静電放電電圧が印
加された場合には導通し、トランジスタＱ１及びＱ２の
ゲート電位は信号出力端子Ｄｏｕｔと同レベルの電位ま
で低下する。
に示す様に、トランジスタＱ１とトランジスタＱ２の入
力に、それぞれ制御信号φ１φ２を印加すると信号出力
端子Ｄｏｕｔに信号を出力する。制御信号φ１φ２の状
態によりその出力は、高インピーダンス（φ１＝φ２＝
低レベル）、高レベル（φ１＝高レベル、φ２＝低レベ
ル）、低レベル（φ１＝低レベル、φ２＝高レベル）の
３つの出力状態がある。図１において、トランジスタＱ
３とトランジスタＱ４は、通常の状態では動作しない
が、信号出力端子Ｄｏｕｔに負極性の静電放電電圧が印
加された場合には導通し、トランジスタＱ１及びＱ２の
ゲート電位は信号出力端子Ｄｏｕｔと同レベルの電位ま
で低下する。
【００１７】従って、トランジスタＱ１のゲートとソー
スまたはトランジスタＱ２のゲートとドレインとの間に
は、高い電圧が印加されないためゲート破壊を起すこと
はない。また、トランジスタＱ３とトランジスタＱ４の
ゲート長は、ソースとドレイン間のパンチスルーが起ら
ない程度まで十分に短かく設定されているので、ゲート
破壊を起す前にトランジスタの導通電流によって、電荷
を放電することができる。
スまたはトランジスタＱ２のゲートとドレインとの間に
は、高い電圧が印加されないためゲート破壊を起すこと
はない。また、トランジスタＱ３とトランジスタＱ４の
ゲート長は、ソースとドレイン間のパンチスルーが起ら
ない程度まで十分に短かく設定されているので、ゲート
破壊を起す前にトランジスタの導通電流によって、電荷
を放電することができる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体出
力回路は、出力トランジスタＱ１及びＱ２のゲートと信
号出力端子Ｄｏｕｔとの間に、チャネル長の短かいトラ
ンジスタを設けることにより、信号出力端子Ｄｏｕｔに
負極性の静電放電電圧が印加される場合に、出力トラン
ジスタＱ１のゲートとソースまたは出力トランジスタＱ
２のゲートとドレインとの間に高い電圧がかかるのを防
止することによって、ゲート絶縁膜破壊が起るのを防止
することができる。
力回路は、出力トランジスタＱ１及びＱ２のゲートと信
号出力端子Ｄｏｕｔとの間に、チャネル長の短かいトラ
ンジスタを設けることにより、信号出力端子Ｄｏｕｔに
負極性の静電放電電圧が印加される場合に、出力トラン
ジスタＱ１のゲートとソースまたは出力トランジスタＱ
２のゲートとドレインとの間に高い電圧がかかるのを防
止することによって、ゲート絶縁膜破壊が起るのを防止
することができる。
【００１９】従って、出力トランジスタＱ１及びＱ２の
信頼性を低下させることなく、また回路動作を遅延させ
ることなく、更に特殊な素子を付加することなく、半導
体素子の微細化、薄膜化が進むなかで静電破壊耐圧の高
い半導体出力回路を提供できるという効果を有してい
る。
信頼性を低下させることなく、また回路動作を遅延させ
ることなく、更に特殊な素子を付加することなく、半導
体素子の微細化、薄膜化が進むなかで静電破壊耐圧の高
い半導体出力回路を提供できるという効果を有してい
る。
【図１】本発明に係る半導体出力回路の実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明に係る半導体出力回路のタイムチャート
である。
である。
【図３】従来技術の半導体出力回路の実施例を示すブロ
ック図である。
ック図である。
【図４】従来技術における半導体出力回路の文献ＦＩＧ
１４の図である。
１４の図である。
Ｑ１ 第１のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｑ２ 第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｑ３ 第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｑ４ 第４のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｒ１ 抵抗 φ１，φ２ 制御信号
ジスタ Ｑ２ 第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｑ３ 第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｑ４ 第４のＮチャネル型絶縁ゲート電界効果トラン
ジスタ Ｒ１ 抵抗 φ１，φ２ 制御信号
Claims (3)
- 【請求項１】 ドレインを第１の電源電位に接続する第
１のＮチャネル型絶縁ゲート電界効果トランジスタのソ
ースと、ソースを第２の電源電位に接続する第２のＮチ
ャネル型絶縁ゲート電界効果トランジスタのドレインと
を接続する節点を有し、ドレインを前記第１のＮチャネ
ル型絶縁ゲート電界効果トランジスタのゲートに接続
し、且つソースを前記節点に接続する第３のＮチャネル
型絶縁ゲート電界効果トランジスタのゲートと、ドレイ
ンを前記節点に接続し、且つソースを前記第２のＮチャ
ネル型絶縁ゲート電界効果トランジスタのゲートに接続
する第４のＮチャネル型絶縁ゲート電界効果トランジス
タのゲートとをそれぞれ第２の電源電位に接続すると共
に、前記第１のＮチャネル型絶縁ゲート電界効果トラン
ジスタのゲートに第１の制御信号を、第２のＮチャネル
型絶縁ゲート電界効果トランジスタのゲートに第２の制
御信号をそれぞれ入力し、且つ前記節点を出力端子に接
続することを特徴とする半導体出力回路。 - 【請求項２】 前記第１の電源電位は正の電源電位であ
り、前記第２の電源電位は接地電位とすることを特徴と
する請求項１に記載の半導体出力回路。 - 【請求項３】 前記第３及び第４のＮチャネル型絶縁ゲ
ート電界効果トランジスタのチャネル長を、前記第１及
び第２のＮチャネル型絶絶縁ゲート電界効果トランジス
タのチャネル長よりも短かくすることを特徴とする請求
項１に記載の半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285810A JPH05128872A (ja) | 1991-10-31 | 1991-10-31 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285810A JPH05128872A (ja) | 1991-10-31 | 1991-10-31 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128872A true JPH05128872A (ja) | 1993-05-25 |
Family
ID=17696383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285810A Pending JPH05128872A (ja) | 1991-10-31 | 1991-10-31 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128872A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783851A (en) * | 1993-10-20 | 1998-07-21 | Hitachi, Ltd. | Semiconductor device |
| JP2015033054A (ja) * | 2013-08-05 | 2015-02-16 | 日置電機株式会社 | 定電流発生回路および定電流発生回路の保護方法、定電流発生装置、および定電流発生装置の保護方法、並びに、抵抗測定装置、および、抵抗測定方法 |
| JP2017060032A (ja) * | 2015-09-17 | 2017-03-23 | 新日本無線株式会社 | 出力回路 |
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1991
- 1991-10-31 JP JP3285810A patent/JPH05128872A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783851A (en) * | 1993-10-20 | 1998-07-21 | Hitachi, Ltd. | Semiconductor device |
| JP2015033054A (ja) * | 2013-08-05 | 2015-02-16 | 日置電機株式会社 | 定電流発生回路および定電流発生回路の保護方法、定電流発生装置、および定電流発生装置の保護方法、並びに、抵抗測定装置、および、抵抗測定方法 |
| JP2017060032A (ja) * | 2015-09-17 | 2017-03-23 | 新日本無線株式会社 | 出力回路 |
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