JPH064181A - パワーオンリセット信号発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 内部電源電位発生手段から出力される内部電
源電位を受け駆動する内部回路における外部からの電源
電位投入時に電位が不定状態にあるノードを確実にリセ
ットするためのパワーオンリセット信号を出力するパワ
ーオンリセット信号発生装置を得る。 【構成】 第１の信号発生手段35.1が、外部からの電源
電位が接地電位から第１の電位に立ち上がり始める時点
から所定時間経過して接地電位から第２の電位へ立ち上
がる信号を出力する。第２の信号発生手段35.3は、この
第１の信号発生手段35.1から出力される信号が第１の所
定電位以上となり、なおかつ内部電源電位発生手段33か
ら出力される内部回路34のための内部電源電位が第２の
所定電位以上となってから立ち下がるパワーオンリセッ
ト信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチップ内部に、チップ外
部から印加される電源電位より低い電位である内部回路
のための内部電源電位を出力する内部電源電位発生手段
を備えた半導体集積回路における、パワーオンリセット
信号発生装置に関するものである。

【０００２】

【従来の技術】図14は従来のパワーオンリセット信号発
生装置を示しており、図15は図14に示した従来のパワー
オンリセット信号発生装置における各部の動作信号のタ
イミングを示している。図14において、１は外部からの
電源電位が印加される外部電源電位ノード、２はこの外
部電源電位ノード１と第１のノード３との間に接続され
たキャパシタ、４は外部からの電源電位で駆動され、入
力側が第１のノード３に接続され出力側が第２のノード
５に接続された第１のインバータで、第１のノード３の
電位がほぼ接地電位である“Ｌ”レベルならば第２のノ
ード５にほぼ外部電源電位である“Ｈ”レベルの電位
を、第１のノード３の電位が“Ｈ”レベルならば第２の
ノード５に“Ｌ”レベルの電位を出力する。

【０００３】６は第２のノード５に接続され、パワーオ
ンリセット反転信号／ＰＯＲを出力する／ＰＯＲ出力ノ
ード、７は外部からの電源電位で駆動され、入力側が第
２のノード５に接続され出力側が第３のノード８に接続
された第２のインバータで、第２のノード５の電位がほ
ぼ接地電位である“Ｌ”レベルならば第３のノード８に
ほぼ外部電源電位である“Ｈ”レベルの電位を、第２の
ノード５の電位が“Ｈ”レベルならば第３のノード８に
“Ｌ”レベルの電位を出力する。

【０００４】９は第３のノード８に接続され、パワーオ
ンリセット信号ＰＯＲを出力するＰＯＲ出力ノード、10
は入力側が第３のノード８に接続され、この第３のノー
ド８の信号が“Ｌ”レベル電位から“Ｈ”レベル電位に
立ち上がって一定期間経過後、第４のノード11に“Ｈ”
レベル電位を出力するタイマで、キャパシタと抵抗で構
成された一般的な遅延回路にて構成される。12はドレイ
ンが第１のノード３に接続され、ゲートが第４のノード
11に接続され、ソースが接地電位ノード13に接続された
ｎチャネルＭＯＳトランジスタで、そのゲート電極の電
位が“Ｈ”レベルになると導通状態（ＯＮ）となって第
１のノード３と接地電位ノード13とを電気的に導通状態
とする。

【０００５】次に上記のように構成された従来のパワー
オンリセット信号発生装置の動作について、図15のタイ
ミング図を用いて説明する。まず、外部電源電位ノード
１に印加される外部からの電源電位ｅｘｔＶｃｃが図15
(a) に示すように時刻ｔ₁ でほぼ接地電位である“Ｌ”
レベル電位からほぼ外部電源電位である“Ｈ”レベル電
位に立ち上がり始めると、キャパシタ２を介して第１の
ノード３の電位Ｎ１が図15(b) に示すように外部からの
電源電位ｅｘｔＶｃｃの立ち上がりに応じて立ち上が
り、時刻ｔ₂ で“Ｈ”レベル電位となる。この第１のノ
ード３の電位Ｎ１を入力とする第１のインバータ４は、
第１のノード３の電位が第１のインバータ４のしきい値
を越えるまで外部からの電源電位ｅｘｔＶｃｃに基づい
た信号を／ＰＯＲ出力ノード６に接続された第２のノー
ド５に出力するものの、第１のノード３の電位が第１の
インバータ４のしきい値を越えると第２のノード５を接
地電位とする。この状態を図15(d) における時刻ｔ₁ か
らｔ₂ にて示す。

【０００６】この図15(d) にて示すワーオンリセット反
転信号／ＰＯＲを入力信号として受ける第２のインバー
タ７は、パワーオンリセット反転信号／ＰＯＲが“Ｌ”
レベルの電位であるため、外部からの電源電位ｅｘｔＶ
ｃｃが立ち上がると駆動し、ＰＯＲ出力ノード９に接続
された第３のノード８に図15(e) に示すように外部から
の電源電位ｅｘｔＶｃｃに基づいて立ち上がり、時刻ｔ
₃ で“Ｈ”レベル電位となるパワーオンリセット信号Ｐ
ＯＲを出力する。この時刻ｔ₃ からパワーオンリセット
信号ＰＯＲを入力とするタイマ10によって決定されてい
る一定期間Δｔを経た後、このタイマ10によって第４の
ノード11の電位Ｎ４が図15(c) に示すように時刻ｔ₄ で
“Ｌ”レベル電位から“Ｈ”レベル電位になる。この第
４のノード11にゲートが接続されたｎチャネルＭＯＳト
ランジスタ12がＯＮして第１のノード３と接地電位ノー
ド13が導通し、第１のノード３の電位Ｎ１が図15(b) に
示すように時刻ｔ₅ で“Ｌ”レベル電位となる。

【０００７】第１のノード３の電位Ｎ１が時刻ｔ₅ で
“Ｌ”レベル電位となると、この第１のノード３の電位
Ｎ１を入力とすると第１のインバータ４によって／ＰＯ
Ｒ出力ノード６が接続された第２のノード５に図15(d)
に示すように時刻ｔ₆ で“Ｌ”レベル電位から“Ｈ”レ
ベル電位に立ち上がるパワーオンリセット反転信号／Ｐ
ＯＲが出力される。このパワーオンリセット反転信号／
ＰＯＲを入力とする第２のインバータ７によってＰＯＲ
出力ノード９が接続された第３のノード８に図15(e) に
示すように時刻ｔ₇ で“Ｈ”レベル電位から“Ｌ”レベ
ル電位に立ち下がり、これ以降は外部電源電位ノード１
の電位を“Ｌ”レベル電位にして再び“Ｈ”レベル電位
に立ち上げるまでは“Ｌ”レベル電位のままである。

【０００８】このように構成されたパワーオンリセット
信号発生手段から出力されるパワーオンリセット信号Ｐ
ＯＲは、半導体集積回路において次のように用いられて
いるものである。まず図16は互いに一方の出力を他方の
１つの入力としたＮＯＲゲート14および15からなるフリ
ップフロップ回路を示しており、16および17は入力ノー
ド、18はＰＯＲ入力ノード、19は出力ノードである。こ
のフリップフロップ回路は入力ノード16、17およびＰＯ
Ｒ入力ノード18の入力がすべて“Ｌ”レベル電位のとき
は出力ノード19の出力が“Ｌ”レベル電位または“Ｈ”
レベル電位の不定電位で、ＰＯＲ入力ノード18の入力が
“Ｈ”レベル電位のときは入力ノード16、17の入力にか
かわらず出力端19の出力が“Ｌ”レベル電位となる回路
である。

【０００９】この図16のフリップフロップ回路において
は、外部からの電源電位投入時に電位が不定電位である
出力ノード19の出力が、ＰＯＲ入力ノード18に上記パワ
ーオンリセット信号発生装置から出力されるパワーオン
リセット信号ＰＯＲを入力することにより不定電位から
“Ｌ”レベル電位にリセットされる。

【００１０】

【発明が解決しようとする課題】ところで、近年ＬＳＩ
の微細化および高集積化が進むにつれて、ＭＯＳトラン
ジスタのゲート長が短くなり、ソース−ドレイン間の電
界が強くなり、特にソース−ゲート間電圧よりもソース
−ドレイン間電圧のほうが高い、いわゆる飽和領域でＭ
ＯＳトランジスタが動作する場合、ドレイン近傍に空乏
層ができ、そこにソース−ドレイン間電圧の大部分がか
かって極めて高電界となり、キャリアがこの高電界で加
速され、シリコン原子に衝突して生じた電子またはホー
ルがバンドギャップを飛び越えるエネルギーを得てゲー
ト酸化膜に取り込まれ、トランジスタの閾値電圧を変動
させるといったホットキャリア効果や、ゲート酸化膜の
薄膜化にともなうゲート酸化膜中の電界の強電界化によ
る酸化膜破壊などの信頼性上の問題が顕著になってき
た。

【００１１】このような信頼性上の問題を緩和するため
には、電源電位を低下させる必要があるが、外部電源電
位を低下させることは使用上の問題から容易には実現で
きず、例えば5.0 Ｖの、従来の外部電源電位のままでチ
ップ内部にこの外部電源電位を外部電源電位より低い、
例えば3.3 Ｖの、内部電源電位に降圧する内部電源電位
発生手段を設け、この内部電源電位発生手段にて内部回
路を駆動することが提案されている。

【００１２】上記のようなチップ内部に内部電源電位発
生手段を備えた半導体集積回路に、上記従来のパワーオ
ンリセット信号発生手段を用いたときのパワーオンリセ
ット信号の様子を図17および図18のタイミング図に示
す。図17は外部からの電源電位ｅｘｔＶｃｃの立ち上が
りが急な場合を示しており、外部からの電源電位ｅｘｔ
Ｖｃｃが図17(a) に示すように時刻ｔ₁ で“Ｈ”レベル
電位に立ち上がり始めると、パワーオンリセット信号Ｐ
ＯＲも図17(b) に示すように外部からの電源電位ｅｘｔ
Ｖｃｃの立ち上がりとともに立ち上がり、時刻ｔ₇ で
“Ｌ”レベル電位に立ち下がる。一方、内部電源電位発
生手段は容量が大きいために内部電源電位ｉｎｔＶｃｃ
は図17(c) に示すように外部からの電源電位ｅｘｔＶｃ
ｃほどは急に立ち上がらず、パワーオンリセット信号Ｐ
ＯＲが“Ｌ”レベル電位に立ち下がる時刻ｔ₇ よりも遅
い時刻ｔ₈ に所定電位に達する。

【００１３】上記のようにチップ内部に内部電源電位発
生手段を備えた半導体集積回路に上記従来のパワーオン
リセット信号発生手段を用いると、外部からの電源電位
ｅｘｔＶｃｃの立ち上がりが急な場合、内部電源電位が
所定電位に達する前にパワーオンリセット信号が“Ｌ”
レベル電圧に立ち下がることがあり、図16のフリップフ
ロップ回路の出力ノード19のような、内部電源電位によ
って駆動される内部回路の、外部からの電源電位投入時
に電位が不定電位であるノードを確実にリセットできな
いという問題点があった。

【００１４】また内部電源電位が所定電位に達する前に
パワーオンリセット信号が“Ｌ”レベル電位に立ち下が
ることがないように図14のタイマ10によって決定されて
いる、このタイマ10の入力であるパワーオンリセット信
号が立ち上がって第４のノード11に“Ｈ”レベル電位が
出力されるまでの時刻Δｔを充分長くすることも考えら
れる。しかるに、このようにした場合、図18に示すよう
に外部からの電源電位ｅｘｔＶｃｃの立ち上がりが緩や
かな場合、外部からの電源電位ｅｘｔＶｃｃが図18(a)
に示すように時刻ｔ₁ で“Ｈ”レベル電位に立ち上がり
始めると、この外部からの電源電位ｅｘｔＶｃｃの立ち
上がりが緩やかなので内部電源電位ｉｎｔＶｃｃは図18
(c) に示すように外部からの電源電位ｅｘｔＶｃｃの立
ち上がりに追随して立ち上がり、時刻ｔ₉ に所定電位に
達する。パワーオンリセット信号ＰＯＲも図18(b) に示
すように外部からの電源電位ｅｘｔＶｃｃの立ち上がり
とともに立ち上がり、内部電源電位ｉｎｔＶｃｃが所定
電位に達した時刻ｔ₉ から非常に長い時間経過した後の
時刻ｔ₁₀で“Ｌ”レベル電位に立ち下がり、リセット時
間が非常に長くなるという問題を生じてしまう。

【００１５】本発明は上記した点に鑑みてなされたもの
であり、内部電源電位によって駆動される内部回路の不
定電位のノードを確実にリセットできるパワーオンリセ
ット信号発生手段を得ることを目的としている。

【００１６】

【課題を解決するための手段】本発明に係わるパワーオ
ンリセット信号発生手段は、外部からの電源電位を受
け、この外部からの電源電位における接地電位から第１
の電位への立ち上がり開始時点より所定時間遅れて接地
電位から第２の電位へ立ち上がる信号を出力する第１の
信号発生手段と、上記外部からの電源電位を受けてこの
外部からの電源電位における第１の電位より低い第３の
電位である内部回路のための内部電源電位を出力する内
部電源電位発生手段からの内部電源電位が入力されると
ともに、上記第１の信号発生手段からの信号が入力さ
れ、上記外部からの電源電位における接地電位から第１
の電位への立ち上がりに基づいて立ち上がり、上記第１
の信号発生手段からの信号が第１の所定電位以上になる
とともに上記内部電源電位発生手段からの内部電源電位
が第２の所定電位以上になると立ち下がるパワーオンリ
セット信号を発生する第２の信号発生手段とを設けたも
のである。

【００１７】

【作用】本発明においては、第２の信号発生手段が、第
１の信号発生手段からの信号が第１の所定電位以上にな
り、かつ内部電源電位発生手段からの内部電源電位が第
２の所定電位以上になって始めて電位が立ち下がるパワ
ーオンリセット信号を出力せしめる。

【００１８】

【実施例】

実施例１．以下に本発明の実施例１であるパワーオンリ
セット信号発生装置について、図１から図３に基づいて
説明する。図１において30は半導体集積回路、31はこの
半導体集積回路30において、外部からの電源電位が印加
される外部電源電位ノードで、電源電位投入後は第一の
電位、本実施例１では5.0 Ｖが印加され、図１に示され
ていないが出力バッファなどの十分な高電位を必要とす
るものや、基準電位発生手段のように安定した電位を必
要とするものはこの外部からの電源電位を使用してい
る。32は電位が接地電位の０Ｖである接地電位ノードで
ある。

【００１９】33は上記外部電源電位ノード31に供給され
る外部からの電源電位を受けて、この外部からの電源電
位の5.0 Ｖより低い第３の電位、本実施例１では3.3 Ｖ
の内部電源電位を出力する内部電源電位発生手段、34は
この内部電源電位を使用している内部回路で、半導体メ
モリにおけるメモリセルアレイなどがこれにあたる。35
は上記外部電源電位ノード31に供給される外部からの電
源電位および内部電源電位発生手段33から出力される内
部電源電位を受けてＰＯＲ出力ノード36にパワーオンリ
セット信号を出力するパワーオンリセット信号発生装置
である。

【００２０】35.1は外部からの電源電位における接地電
位から第１の電位への立ち上がり開始時点より所定時間
遅れて接地電位から第２の電位へ立ち上がる信号を信号
出力ノード35.2に出力するパワーオンリセット信号発生
装置35を構成する第一の信号発生手段で、本実施例１に
おいては、前記接地電位、第１の電位、第２の電位およ
び所定時間は本実施例ではそれぞれ０Ｖ、5.0 Ｖ、5.0
Ｖ、ΔＴであり、この第１信号発生手段35.1の具体的構
成を図２に示す。

【００２１】図２において35.11 は外部電源電位ノード
31と第１のノード35.12 との間に接続されたキャパシ
タ、35.13 は入力側が第１のノード35.12 に接続され、
出力側が信号出力ノード35.2に接続されている第２のノ
ード35.14 に接続され、外部からの電源電位により駆動
する第１のインバータ、35.15 は入力側が第２のノード
35.14 に接続され、出力側が第３のノード35.16 に接続
された外部からの電源電位により駆動する第２のインバ
ータ、35.17 は入力側が第３のノード35.16 に接続さ
れ、この第３のノード35.16 の信号が接地電位からほぼ
5.0 Ｖの“Ｈ”レベル電位に立ち上がって一定期間経過
後、第４のノード35.18 に“Ｈ”レベル電位を出力する
タイマで、キャパシタと抵抗で構成された一般的な遅延
回路にて構成されている。35.19 はドレインが第１のノ
ード35.12 に接続され、ソースが接地電位ノード32に接
続され、ゲートが第４のノード35.18 に接続されたｎチ
ャネルＭＯＳトランジスタからなる放電用トランジスタ
である。

【００２２】ここで再び図１に戻って、35.3は外部から
の電源電位を受けると共に、上記第１の信号発生回路3
5.1から出力される信号および内部電源電位発生手段33
から出力される内部電源電位を受けてパワーオンリセッ
ト信号をＰＯＲ出力ノード36に出力する第２の信号発生
手段で、入力側が内部電位ノード35.32 に接続され、出
力側が検知信号出力ノード35.33 に接続され、この内部
電源電位が第３の電位3.3 Ｖ以下の電位の第２の所定電
位になるとほぼ5.0 Ｖの“Ｈ”レベル電位に立ち上がる
レベル検知信号を出力するレベル検知回路35.31 と、第
１の入力が信号出力ノード35.2に接続され、第２の入力
が検知信号出力ノード35.33 に接続され、出力側がＰＯ
Ｒ出力ノードに接続され、第１及び第２の入力のうち少
なくとも一方が“Ｌ”レベルであると略外部電源電位を
出力し、第１及び第２の入力両者が“Ｈ”レベルである
と接地電位を出力する２入力ＮＡＮＤゲートからなる論
理回路35.34 とによって構成されている。

【００２３】なお、レベル検知回路の具体的構成を図３
に示し、図３において35.311は外部からの電源電位を受
けて第３の電位である3.3 Ｖよりわずかに低い一定の基
準電位を出力する基準電位発生回路で、外部電源電位ノ
ード31と第５のノード35.311b との間に接続された高抵
抗値の抵抗35.311a と、ゲートとドレインが接続された
ｐチャネルＭＯＳトランジスタ35.311c が第５のノード
35.311b と接地電位ノード32との間に複数個直列に接続
されて、第５のノード35.311b の電位をｐチャネルＭＯ
Ｓトランジスタ35.311c の閾値電圧の絶対値にｐチャネ
ルＭＯＳトランジスタの個数を乗じた基準電位を出力す
る基準電位発生部とによって構成されている。

【００２４】35.312は外部からの電源電位を受けて駆動
し、正相入力側が内部電位ノード35.32 に接続され、逆
相入力側が基準電位発生回路35.311によって基準電位が
出力される第５のノード35.311b に接続され、出力側が
検知信号出力ノード35.33 に接続された差動増幅回路
で、正相入力側の電位と逆相入力側の電位との電位差に
差動利得を乗じた電位を検知信号出力ノード35.33 に出
力する。なお、上記基準電位発生回路の35.311の第５の
ノード35.311b と接地電位ノード32との間に接続されて
いる基準電位発生部におけるｐチャネルＭＯＳトランジ
スタの個数は、差動増幅回路35.312の正相入力側に接続
された内部電位ノード35.32 の電位が3.3Ｖのときにこ
の3.3 Ｖの電位と逆相入力側に接続された第５のノード
35.311bに基準電位発生回路35.311によって出力される
基準電位との電位差に差動利得を乗じた電位が5.0 Ｖに
なるように第５のノード35.311b の電位を決定すべく、
決定している。

【００２５】次に以上のように構成された本実施例１の
パワーオンリセット信号発生装置の動作について図４か
ら図７のタイミング図を用いて説明する。図４は外部か
らの電源電位ｅｘｔＶｃｃの立ち上がりが急な場合の本
実施例１のパワーオンリセット信号発生装置の動作タイ
ミングを示しており、まず外部電源電位ノード31に印加
されている外部からの電源電位ｅｘｔＶｃｃが図４(a)
に示すように時刻ｔ₁で接地電位０Ｖから第１の電位5.0
Ｖへ立ち上がり始めると、図２に示された第１の信号
発生手段35.1の第１のノード35.12 の電位Ｎ１がキャパ
シタ35.11 を介して図５(b) に示すように外部からの電
源電位ｅｘｔＶｃｃの立ち上がりに応じて接地電位から
立ち上がり、時刻ｔ₂ でほぼ5.0 Ｖの“Ｈ”レベル電位
となる。この第１のノード35.12 の電位Ｎ１を入力とす
る第１のインバータ35.13 も外部からの電源電位ｅｘｔ
Ｖｃｃが立ち上がると駆動し、信号出力ノード35.2に接
続された第２のノード35.14 に図５(e) および図４(b)
に示すように時刻ｔ₂ まで接地電位よりもわずかに高い
が“Ｌ”レベル電位である電位となり、時刻ｔ₂ となる
と接地電位となる信号Ｓ１を出力する。

【００２６】また、この信号Ｓ１を第１の入力とする論
理回路35.34 も外部からの電源電位ｅｘｔＶｃｃが立ち
上がると駆動し、少なくとも第１の信号発生手段35.1の
出力信号Ｓ１がまだほぼ接地電位の“Ｌ”レベル電位で
あるので、この論理回路35.34 によってＰＯＲ出力ノー
ド36に出力されるパワーオンリセット信号ＰＯＲは図４
(e) に示すように外部からの電源電位ｅｘｔＶｃｃとと
もに接地電位０Ｖから立ち上がり、時刻ｔ₃ でほぼ5.0
Ｖの“Ｈ”レベル電位に達する。一方、レベル検知回路
35.31 における基準電位発生回路35.311の第５のノード
35.311b の電位Ｎ５は、図６(b) に示したように外部か
らの電源電位ｅｘｔＶｃｃとともに立ち上がって第５の
ノード35.311b の電位Ｎ５が時刻ｔ_βでこの第５のノー
ド35.311b と接地電位ノード32との間に接続されている
ｐチャネルＭＯＳトランジスタの閾値電圧の絶対値に個
数を乗じた基準電位になると、これらｐチャネルＭＯＳ
トランジスタがＯＮしてこの基準電位以上に電位は上が
らない。

【００２７】そして、上記信号Ｓ１を入力信号として受
ける第１の信号発生手段35.1における第２のインバータ
35.15 （図２参照）も外部からの電源電位ｅｘｔＶｃｃ
が立ち上がると駆動し、第３のノード35.16 の電位Ｎ３
がこの第２のインバータ35.15 によって図５(c) に示す
ように時刻ｔ₄ で“Ｈ”レベル電位になる。この第３の
ノード35.16 の電位Ｎ３を受けたタイマ35.17 によって
図５(d) に示すように上記時刻ｔ₄ から時間Δｔ後の時
刻ｔ₅ で第４のノード35.18 の電位Ｎ４が“Ｈ”レベル
電位になる。この第４のノード35.18 の電位Ｎ４を受け
たｎチャネルＭＯＳトランジスタ35.19 がＯＮして第１
のノード35.12 と接地電位ノード32が導通し、第１のノ
ード35.12 の電位Ｎ１は図５(b) に示すように時刻ｔ₆
で接地電位となる。この第１のノード35.12 の電位Ｎ１
を入力とする第１のインバータ35.13 によって信号出力
ノード35.2に接続された第２のノード35.14 に図５(e)
および図４(b) に示すように時刻ｔ₇ で、接地電位から
第２の電位5.0 Ｖより低いが“Ｈ”レベル電位の第１の
所定電位を越え、さらに外部からの電源電位における接
地電位０Ｖから第１の電位5.0 Ｖへの立ち上がり開始時
点ｔ₁ より所定時間ΔＴ遅れた時刻ｔ₈ で第２の電位5.
0 Ｖとなる信号Ｓ１が出力される。

【００２８】一方、内部電源電位発生手段33によって出
力される内部電源電位ｉｎｔＶｃｃは、図４(c) に示す
ように外部からの電源電位が立ち上がり始めるとともに
立ち上がり始め、レベル検知回路35.31 の基準電位発生
回路35.311から出力される基準電位を越えて、時刻ｔ₉
で第３の電位3.3 Ｖ以下の電位の第２の所定電位を越え
ると、レベル検知回路35.31 は検知信号出力ノード35.3
3 に図４(d) に示すように時刻ｔ₁₀でほぼ5.0 Ｖの
“Ｈ”レベル電位となるレベル検知信号ＬＤ１を出力す
る。そして、論理回路35.34 の第１の入力および第２の
入力となる第１の信号発生手段35.1の出力信号Ｓ１およ
びレベル検知回路35.31 の出力信号ＬＤ１がともに図４
(b) および(d) に示すように“Ｈ”レベル電位となる
と、この論理回路35.34 によってＰＯＲ出力ノード36に
出力されるパワーオンリセット信号ＰＯＲは、図４(e)
に示すように時刻ｔ₁₁で接地電位に立ち下がる。

【００２９】上記動作説明は外部からの電源電位ｅｘｔ
Ｖｃｃの立ち上がりが急な場合についての動作を説明し
たが、外部からの電源電位ｅｘｔＶｃｃの立ち上がりが
ゆるやかな場合について図７に示す動作タイミングを用
いて説明する。まず外部電源電位ノード31に印加されて
いる外部からの電源電位ｅｘｔＶｃｃが図７(a) に示す
ように時刻ｔ₁ で接地電位０Ｖから第１の電位5.0 Ｖへ
立ち上がり始めると、外部からの電源電位ｅｘｔＶｃｃ
の立ち上がりが急な場合と同様に第１の信号発生手段3
5.1によって時刻ｔ₁₂まで接地電位よりもわずかに高い
が“Ｌ”レベル電位である電位となり、時刻ｔ₁₂になる
と接地電位となる信号Ｓ１が出力されるため、パワーオ
ンリセット信号ＰＯＲは図７(e) に示すように外部から
の電源電位ｅｘｔＶｃｃとともに接地電位０Ｖから立ち
上がり、時刻ｔ₁₃でほぼ5.0 Ｖの“Ｈ”レベル電位に達
する。また、内部電源電位発生手段33によって出力され
る内部電源電位ｉｎｔＶｃｃは、図７(c) に示すように
外部からの電源電位ｅｘｔＶｃｃの立ち上がりに追随し
て立ち上がり、レベル検知回路35.31 の基準電位発生回
路35.311から出力される基準電位を越え、時刻ｔ₁₄で第
３の電位3.3 Ｖ以下の電位の第２の所定電位を越える。
この内部電源電位ｉｎｔＶｃｃを受けるレベル検知回路
35.31 は検知信号出力ノード35.33 に図７(d) に示すよ
うに時刻ｔ₁₅でほぼ5.0 Ｖの“Ｈ”レベル電位となるレ
ベル検知信号ＬＤ１を出力する。

【００３０】一方、図７(b) に示すように時刻₁₆になる
と、第１のノード35.12 の電位Ｎ１がｎチャネルＭＯＳ
トランジスタ35.19 が導通することによって接地電位に
なるため、第１の信号発生回路35.1によって接地電位か
ら第２の電位5.0 Ｖより低いが“Ｈ”レベル電位の第１
の所定電位を越え、さらに外部からの電源電位ｅｘｔＶ
ｃｃにおける接地電位０Ｖから第１の電位5.0 Ｖへの立
ち上がり開始時点ｔ₁より所定時間ΔＴ遅れた時刻ｔ₁₇
で第２の電位5.0 Ｖへ立ち上がる信号Ｓ１が出力され
る。そして、論理回路35.34 の第１の入力および第２の
入力となる第１の信号発生手段35.1の出力信号Ｓ１およ
びレベル検知回路35.31 の出力信号ＬＤ１がともに図７
(b) および(d) に示すように第１の所定電位以上となる
と、この論理回路35.34 によってＰＯＲ出力ノード36に
出力されるパワーオンリセット信号は、図７(e) に示す
ように時刻ｔ₁₈で接地電位に立ち下がる。

【００３１】上記した本発明の実施例１においては、パ
ワーオンリセット信号ＰＯＲが外部からの電源電位ｅｘ
ｔＶｃｃと共に立ち上がり、外部からの電源電位ｅｘｔ
Ｖｃｃが接地電位０Ｖから第１の電位5.0 Ｖに立ち上が
り始めてから所定時間ΔＴ経過して立ち上がる第１の信
号発生手段35.1によって出力される信号Ｓ１が第２の電
位5.0 Ｖより低いが“Ｈ”レベル電位の第１の所定電位
に達し、なおかつ内部電源電位ｉｎｔＶｃｃが第３の電
位3.3 Ｖ以下の電位の第２の所定電位に達してから立ち
下がる信号であるので、内部電源電位によって駆動され
る内部回路の、例えば図16に示したフリップフロップ回
路の出力ノード19のような外部からの電源電位ｅｘｔＶ
ｃｃ投入時に電位が不定状態にあるノードＰＯＲ入力ノ
ード18に上記パワーオンリセット信号を入力することで
確実にリセットされる。

【００３２】また、内部電源電位ｉｎｔＶｃｃが第２の
所定電位に達した時刻からパワーオンリセット信号が立
ち下がる時刻までのリセット時間の長さは上記第１の信
号発生手段35.1によって出力される信号Ｓ１または内部
電源電位ｉｎｔＶｃｃを受けてレベル検知回路35.31 に
よって出力されるレベル検知信号ＬＤ１のうち“Ｈ”レ
ベル電位に立ち上がるのが遅いほうによって決まるが、
どちらで決まったとしても外部からの電源電位ｅｘｔＶ
ｃｃの立ち上がりがゆるやかな場合にもリセット時間が
非常に長くなったりしない。

【００３３】実施例２．図８及び図９は本発明の実施例
２であるパワーオンリセット信号発生装置に示すもので
あり、第２の信号発生手段35.3において、レベル検知回
路35.31 と論理回路35.34 の第２の入力との間に遅延回
路35.35 を接続した点が上記図１に示した実施例と異な
るものである。上記遅延回路35.35 はレベル検知回路3
5.31 によって検知信号出力ノード35.33 に出力される
レベル検知信号ＬＤ１を受けて、このレベル検知信号Ｌ
Ｄ１を遅延時間ΔＴ_d だけ少し遅らせたレベル検知遅延
信号ＬＤ２を遅延信号出力ノード35.36 に出力する回路
で、図９に示すように検知信号出力ノード35.33 と遅延
信号出力ノード35.36 との間にインバータ35.351が偶数
個直列に接続され、これらインバータ35.351間のノード
35.352にキャパシタ35.353の一方の電極が接続され、こ
れらのキャパシタ35.353の他方の電極が接地されている
回路で、接続されているインバータ35.351の個数は遅延
時間がΔＴ_d となるように決定しており、このインバー
タ35.351の個数が多いほど遅延時間は大きくなる。

【００３４】次に以上のように構成された本実施例２の
パワーオンリセット信号発生手段の動作について図10お
よび図11のタイミング図を用いて説明する。図10は外部
からの電源電位ｅｘｔＶｃｃの立ち上がりが急な場合の
本実施例２のパワーオンリセット信号発生装置の動作タ
イミングを示しており、外部からの電源電位ｅｘｔＶｃ
ｃが図10(a) に示すように時刻ｔ₁ で接地電位から立ち
上がり始め、パワーオンリセット信号ＰＯＲが図10(f)
に示すように時刻ｔ₃ でほぼ5.0 Ｖの“Ｈ”レベル電位
に立ち上がり、第１の信号発生手段35.1によって出力さ
れる信号Ｓ１が図10(b) に示すように接地電位から立ち
上がり、時刻ｔ₇ で第１の所定電位を越え、時刻ｔ₈ で
第２の電位5.0 Ｖに達し、内部電源電位発生手段33によ
って出力される内部電源電位ｉｎｔＶｃｃが図10(c) に
示すように時刻ｔ₉ で第２の所定電位を越え、レベル検
知回路35.31 によって出力されるレベル検知信号ＬＤ１
が図10(d) に示すように時刻ｔ₁₀でほぼ第１の電位5.0
Ｖの“Ｈ”レベル電位となるまでは上記実施例１の動作
と同様である。このレベル検知信号ＬＤ１が図10(d) に
示すように時刻ｔ₁₀でほぼ第１の電位5.0 Ｖの“Ｈ”レ
ベル電位に立ち上がると、遅延回路35.35 によって図10
(e) に示すように時刻ｔ₁₀から遅延時間ΔＴ_d 経った時
刻ｔ₂₀で接地電位０Ｖからほぼ第１の電位5.0 Ｖの
“Ｈ”レベル電位に立ち上がるレベル検知遅延信号ＬＤ
２が論理回路35.34 の第２の入力に接続された遅延信号
出力ノード35.36 に出力される。

【００３５】そして、論理回路35.34 の第１の入力およ
び第２の入力となる第１の信号発生手段35.1の出力信号
Ｓ１および遅延回路35.35 の出力信号であるレベル検知
遅延信号ＬＤ２がともに“Ｈ”レベル電位となると、こ
の論理回路35.34 によってＰＯＲ出力ノード36に出力さ
れるパワーオンリセット信号は、図10(f) に示すように
時刻ｔ₂₁で接地電位に立ち下がる。

【００３６】また、図11は外部からの電源電位ｅｘｔＶ
ｃｃの立ち上がりがゆるやかな場合の本実施例２のパワ
ーオンリセット信号発生装置の動作タイミングを示して
おり、外部からの電源電位ｅｘｔＶｃｃが図11(a) に示
すように時刻ｔ₁ で接地電位から立ち上がり始め、パワ
ーオンリセット信号ＰＯＲが図11(f) に示すように時刻
ｔ₁₃でほぼ5.0 Ｖの“Ｈ”レベル電位に立ち上がり、内
部電源電位発生手段33によって出力される内部電源電位
ｉｎｔＶｃｃが外部からの電源電位ｅｘｔＶｃｃの立ち
上がりに追随して立ち上がり図11(c) に示すように時刻
ｔ₁₄で第２の所定電位を越え、レベル検知回路35.31 に
よって出力されるレベル検知信号ＬＤ１が図11(d) に示
すように時刻ｔ₁₅でほぼ第１の電位5.0 Ｖの“Ｈ”レベ
ル電位となり、第１の信号発生手段35.1によって出力さ
れる信号Ｓ１が図11(b) に示すように接地電位から立ち
上がり始め時刻ｔ₁₆で第１の所定電位を越え、時刻ｔ₁₇
で第２の電位5.0 Ｖに達するまでは実施例１の動作と同
様である。この信号Ｓ１が図11(b) に示すように時刻ｔ
₁₆で接地電位から第２の電位5.0 Ｖへ立ち上がると、図
11(d) に示すように時刻ｔ₁₅でほぼ第１の電位5.0 Ｖの
“Ｈ”レベル電位となるレベル検知信号ＬＤ１を受けた
遅延回路35.35 によって、図11(e) に示すように時刻ｔ
₁₅から遅延時間ΔＴ_d だけ少し遅れた時刻ｔ₂₂で接地電
位０Ｖからほぼ第１の電位5.0 Ｖの“Ｈ”レベル電位に
立ち上がるレベル検知遅延信号ＬＤ２が論理回路35.34
の第２の入力に接続された遅延信号出力ノード35.36 に
出力される。

【００３７】そして、論理回路35.34 の第１の入力およ
び第２の入力となる第１の信号発生手段35.1の出力信号
Ｓ１および遅延回路35.35 の出力信号であるレベル検知
遅延信号ＬＤ２がともに図11(b) および(e) に示すよう
に第１の所定電位以上となると、この論理回路35.34 に
よってＰＯＲ出力ノード36に出力されるパワーオンリセ
ット信号は、図11(f) に示すように時刻ｔ₂₃で接地電位
に立ち下がる。

【００３８】上記した本発明の実施例２においては、実
施例１と同様に内部電源電位によって駆動される内部回
路における、外部からの電源電位ｅｘｔＶｃｃ投入時に
電位が不定状態にあるノードが上記本実施例２のパワー
オンリセット信号を使用することで確実にリセットさ
れ、さらに遅延回路35.35 を設けたことにより、パワー
オンリセット信号が立ち上がってから立ち下がるまでの
時間がわずかに実施例１以上になっており、より確実に
外部からの電源電位ｅｘｔＶｃｃ投入時に電位に電位が
不定状態にあるノードがリセットされる。

【００３９】また、内部電源電位ｉｎｔＶｃｃが第２の
所定電位に達した時刻からパワーオンリセット信号が立
ち下がる時刻までのリセット時間の長さは上記第１の信
号発生手段35.1によって出力される信号Ｓ１または内部
電源電位ｉｎｔＶｃｃを受けてレベル検知回路35.31 に
よって出力されるレベル検知信号ＬＤ１を受けて遅延回
路35.35 によって出力されるレベル検知遅延信号ＬＤ２
のうち、“Ｈ”レベルに立ち上がるのが遅いほうによっ
て決まり、後者で決まった場合は実施例１よりもわずか
にリセット時間が長くなるが、遅延回路35.35 によって
決まっている遅延時間ΔＴ_d を短時間としているので、
どちらで決まったとしても外部からの電源電位ｅｘｔＶ
ｃｃの立ち上がりがゆるやかな場合にリセット時間が非
常に長くなったりしない。

【００４０】実施例３．図12は、本発明の実施例３を示
すものであり、上記した実施例１または実施例２のパワ
ーオンリセット信号発生装置35を外部からの電源電位投
入時にＬＳＩ基板を接地するための基板接地装置41に適
用したものであり、図12において41.1は外部電源電位ノ
ード31と第６のノード41.2との間に接続されたキャパシ
タ、41.3はドレインが第７のノード41.4に接続され、ソ
ースが接地電位ノード32に接続され、ゲートが第６のノ
ード41.2に接続されたｎチャネルＭＯＳトランジスタか
らなる放電用トランジスタ、41.5はソースが第６のノー
ド41.2に接続され、ドレイン第７のノード41.4に接続さ
れ、ゲートがＰＯＲ出力ノード36に接続されたｐチャネ
ンルＭＯＳトランジスタからなる伝達用トランジスタ、
41.6は第７の41.4に接続された基板接続端で、ＬＳＩ基
板に接続されている。42はバックゲート電位発生手段
で、ＬＳＩ基板から電荷を引き抜いてＬＳＩ基板の電位
を例えば−３Ｖのバックゲート電位にしてラッチアップ
を防ぐためのものである。

【００４１】次に以上のように構成された本実施例３の
基板接地装置の動作について説明する。まず、外部電源
電位ノード31に印加される外部からの電源電位が投入さ
れ立ち上がると、キャパシタ41.1を介して放電用トラン
ジスタ41.3のゲートに接続されている第６のノード41.2
の電位が上昇し、放電用トランジスタ41.3がＯＮとな
り、基板接続端41.6に接続された第７のノード41.4と接
地電位ノード32とが導通し、基板接続端41.6を接地電位
とする。この時、パワーオンリセット信号発生装置35か
らのパワーオンリセット信号は外部からの電源電位と共
に立ち上がり、伝達用トランジスタ41.5を非導通状態
（ＯＦＦ）としているため第６の41.2と第７のノード4
1.4との間は非導通となっている。またバックゲート電
位発生手段42によって基板接続端41.6から電荷が引き抜
かれ、基板接続端41.6の電位がわずかに接地電位より低
い電位となる。

【００４２】その後パワーオンリセット信号発生手段35
内の第１の信号発生手段35.1によって出力される信号が
第２の電位5.0 Ｖより低いが“Ｈ”レベル電位の第１の
所定電位を越え、内部電源電位発生手段33から出力され
る内部電源電位が第３の電位3.3 Ｖ以下の電位の第２の
所定電位を越えると、パワーオンリセット信号発生装置
35により伝達用トランジスタ41.5のゲートに接続された
ＰＯＲ出力ノード36に出力されるパワーオンリセット信
号が立ち下がり“Ｌ”レベル電位になると、伝達用トラ
ンジスタ41.5が導通状態（ＯＮ）となり第６のノード4
1.2と第７のノード41.4とが導通する。すると第６のノ
ード41.2は伝達用トランジスタ41.5、第７のノードおよ
び放電用トランジスタ41.3を介して接地電位ノード32に
電気的に接続されるため、第６のノード41.2の電位が下
降してほぼ接地電位となる。第６のノード41.2の電位が
ほぼ接地電位になると、放電用トランジスタ41.3および
伝送用トランジスタ41.5が非導通状態（ＯＦＦ）とな
り、基板接続端41.6はバックゲート電位発生手段42によ
ってバックゲート電位−３Ｖとなる。

【００４３】上記した本発明の実施例３においては、外
部からの電源電位投入時から本発明におけるパワーオン
リセット信号発生手段35によって出力されるパワーオン
リセット信号が、内部電源電位発生手段33によって出力
される内部電源電位が第２の所定電位以上になるまで立
ち下がらないので、その期間ＬＳＩ基板をほぼ接地電位
にできるため、外部からの電源電位投入時に外部電源電
位ノード31とＬＳＩ基板との接合容量によってＬＳＩ基
板の電位が上がるのを防ぐことができるだけでなく、内
部電源電位発生手段33とＬＳＩ基板との接合容量によっ
てＬＳＩ基板の電位が上がるのも防ぐことができる。よ
って接合容量によって接地電位から上がってしまったＬ
ＳＩ基板の電位をバックゲート電位−３Ｖに下げるより
も、ほぼ接地電位のままのＬＳＩ基板の電位をバックゲ
ート電位−３Ｖに下げることで速やかにＬＳＩ基板の電
位をバックゲート電位−３Ｖにすることができる。

【００４４】実施例４．図13は本発明の実施例４を示す
ものであり、上記した実施例１または実施例２のパワー
オンリセット信号発生装置35を内部電源電位発生手段33
に適用して出力を安定化させたものであり、図13におい
て33.1は外部からの電源電位を受けて一定電位を出力す
る一定電位発生手段で、ソースが外部電源電位ノード31
に接続され、ドレインが一定電位を出力する一定電位出
力ノード33.12 に接続されたｐチャネルＭＯＳトランジ
スタ33.11 と、上記一定電位出力ノード33.12 と接地電
位ノード32との間に接続された第１の抵抗33.13 と、外
部からの電源電位を受けて上記ｐチャネルＭＯＳトラン
ジスタ33.11 のゲート電位となる電位を出力しており、
外部からの電源電位が変動したときに一定電位出力ノー
ド33.12 から出力される電位が一定電位となるように外
部電源電位ノード31と一定電位出力ノード33.12 との間
に流れる電流を一定にすべくｐチャネルＭＯＳトランジ
スタ33.11 のゲート電位を変動させている。フィードバ
ック回路33.14 とによって構成されている。

【００４５】このフィードバック回路33.14 は、ソース
が外部電源電位ノード31に接続され、ドレインが第１の
ノード33.142に接続され、ゲートが出力ノード33.143に
接続されたｐチャネルＭＯＳトランジスタ33.141と、ド
レインが第１のノード33.142に接続され、ソースが接地
電位ノード32に接続され、ゲートが第２のノード33.145
に接続されたｎチャネルＭＯＳトランジスタ33.141と、
外部電源電位ノード31と出力ノード33.143との間に接続
された第２の抵抗33.146とソースが出力ノード33.143に
接続され、ドレインが第２のノード33.145と接続してい
る第３のノード33.148に接続され、ゲートが第１のノー
ド33.142に接続されたｐチャネルＭＯＳトランジスタ3
3.147と、ドレインが第３のノード33.148に接続され、
ソースが接地電位ノード32に接続され、ゲートが第３の
ノード33.148およびｎチャネルＭＯＳトランジスタ33.1
44のゲートに接続している第２のノード33.145に接続さ
れ、上記ｎチャネルＭＯＳトランジスタ33.144とカレン
トミラー回路を構成するｎチャネルＭＯＳトランジスタ
33.149とによって構成されているものである。

【００４６】33.2は一定電位発生手段33.1から出力され
る一定電位を逆相入力側に受け正相入力側の電位と逆相
入力側の電位との電位差に差動利得を乗じた電位を出力
する、外部からの電源電位で駆動する差動増幅回路、3
3.3はソースが外部電源電位ノード31に接続され、ドレ
インが内部電源電位を出力している内部電源電位出力端
51に接続された内部電位ノード33.4に接続され、ゲート
が上記差動増幅回路33.2の出力側と接続されたｐチャネ
ルＭＯＳトランジスタ33.31 からなるドライバで、外部
からの電源電位が変動しても内部電源電位が一定になる
ように外部電源電位ノード31と内部電位ノード33.4との
間に流れる電流を一定にしている。33.5は内部電位ノー
ド33.4と接地電位ノード32との間に直列に接続された第
３の抵抗33.51 および第４の抵抗33.52 からなるレベル
シフタで、これら第３の抵抗33.51および第４の抵抗33.
52 との間のレベルシフトノード33.53 の電位が差動増
幅回路33.2の正相入力側に入力される。なお、内部電源
電位発生手段33は、上記一定電位発生手段33.1、差動増
幅回路33.2、ドライバ33.3及びレベルシフタ33.4によっ
て構成されている。

【００４７】52は外部からの電源電位および内部電源電
位発生手段33によって出力される内部電源電位を受け
て、外部からの電源電位が第１の電位5.0 Ｖにもかかわ
らず、内部電源電位がほぼ接地電位になってしまったと
きに内部電源電位を第３の電位3.3 Ｖに復帰させるため
に一定電位発生手段33.1のフィードバック回路33.14 に
おける第３のノード33.148の電位を上昇させる内部電源
電位復帰手段で、上記した実施例１または実施例２のパ
ワーオンリセット信号発生手段35と、外部からの電源電
位により駆動し、上記パワーオンリセット信号発生手段
35からのＰＯＲ出力ノード36に出力されるパワーオンリ
セット信号を受けて、このパワーオンリセット信号の反
転信号を出力するインバータ52.1と、ソースが外部電源
電位ノード31に接続され、ドレインが一定電位発生手段
33.1のフィードバック回路33.14 における第３のノード
33.148に接続され、ゲートが上記インバータの出力側に
接続されたｐチャネルＭＯＳトランジスタ52.2とによっ
て構成されている。

【００４８】次に以上のように構成された本実施例４の
動作について説明する。まず、外部電源電位ノード31に
印加される外部からの電源電位が第１の電位5.0 Ｖに達
して十分な時間が経過すると、差動増幅回路33.2の逆相
入力側に一定電位発生手段33.1からの一定電位が入力さ
れ、差動増幅回路33.2の正相入力側にレベルシフタ33.5
のレベルシフトノード33.53 からの、一定電位発生手段
33.1からの一定電位よりわずかに高い電位が入力され
る。差動増幅回路33.2は、レベルシフトノード33.53 か
らの電位と一定電位発生手段33.1からの一定電位との電
位差に差動利得を乗じた電位を、ドライバ33.3のｐチャ
ネルＭＯＳトランジスタ33.31 のゲートに出力し、外部
電源電位ノード31と内部電位ノード33.4との間に流れる
電流が一定になるようにｐチャネルＭＯＳトランジスタ
33.31 の導通度が制御されるため、内部電源電位出力端
51に接続された内部電位ノード33.4には一定の電位が現
われることになる。

【００４９】例えば、外部からの電源電位が5.0 Ｖより
上がると、内部電源電位出力端51に接続された内部電位
ノード33.4の電位が3.3 Ｖより上がり、差動増幅回路3
3.2の正相入力側に接続されたレベルシフタ33.5のレベ
ルシフトノード33.53 の電位も上がる。その結果、差動
増幅回路33.2からの出力電位も上昇するため、ｐチャネ
ルＭＯＳトランジスタ33.31 の導通度は低く、つまり抵
抗値が大きくなるので、外部電源電位ノード31と内部電
位ノード33.4との間に流れる電流が小さくなり、内部電
位ノード33.4の電位が3.3 Ｖに下がる。逆に外部からの
電源電位が5.0 Ｖより下がると、内部電源電位出力端51
に接続された内部電位ノード33.4の電位が3.3 Ｖより下
がり、差動増幅回路33.2の正相入力側に接続されたレベ
ルシフタ33.5のレベルシフトノード33.53 の電位も下が
る。その結果、差動増幅回路33.2からの出力電位も下降
するため、ｐチャネルＭＯＳトランジスタ33.31 の導通
度は高く、つまり抵抗値が小さくなるので、外部電源電
位ノード31と内部電位ノード33.4との間に流れる電流が
大きくなり内部電位ノード33.4の電位が3.3 Ｖに上が
る。この様に、内部電源電位出力端51に内部電位となる
3.3 Ｖが出力されていると、パワーオンリセット信号発
生手段35からの出力は“Ｌ”レベル、インバータ52.1の
出力は“Ｈ”レベルとなっているため、ｐチャネルＭＯ
Ｓトランジスタ52.2は非導通状態である。従って、内部
電源電位復帰手段52はフィードバック回路33.14 に何ら
影響を与えない。

【００５０】今、例えばノイズなどの原因により、フィ
ードバック回路33.14 の第１のノード33.142の電位が上
がったとする。すると、この第１のノード33.142にゲー
トが接続されたｐチャネルＭＯＳトランジスタ33.147が
ＯＦＦするために、第２のノード33.145及び第３のノー
ド33.148の電位がｎチャネルＭＯＳトランジスタ33.149
を介してほぼ接地電位となり、ｎチャネルＭＯＳトラン
ジスタ33.144および33.149がＯＦＦする。しかも、ｐチ
ャネルＭＯＳトランジスタ33.147がＯＦＦすることで出
力ノード33.143の電位が外部からの電源電位に等しくな
る。出力ノード33.143にゲートが接続されたｐチャネル
ＭＯＳトランジスタ33.141および33.11がＯＦＦし、差
動増幅回路33.2の逆相入力側に接続された一定電位出力
ノード33.12 の電位は接地電位となる。その結果、差動
増幅回路33.2からの出力電位は上昇し、ゲートにこの出
力電位を受けるｐチャネルＭＯＳトランジスタ33.31 は
ＯＦＦするため、内部電源電位出力端51に接続された内
部電位ノード33.4の電位は接地電位となる。もし内部電
源電位復帰手段52の出力側が一定電位発生手段33.1内の
フィードバック回路33.14 の第３のノード33.148に接続
されていなければ、内部電源電位はほぼ接地電位のまま
で安定してしまい、外部からの電源電位を切って再び投
入するまで内部電源電位は3.3 Ｖに上がらない。

【００５１】しかし、内部電源電位復帰手段52の出力側
が一定電位発生手段33.1内のフィードバック回路33.14
の第３のノード33.148に接続されていることにより、上
記のように内部電源電位がほぼ接地電位となると、上記
内部電源電位復帰手段52のパワーオンリセット信号発生
手段35によってインバータ52.1の入力側に接続されたＰ
ＯＲ出力ノード36に出力されるパワーオンリセット信号
が立ち上がり、インバータ52.1によってｐチャネルＭＯ
Ｓトランジスタ52.2のゲート電位が下げられ、“Ｌ”レ
ベルになる。すると、このｐチャネルＭＯＳトランジス
タ52.2がＯＮして外部電源電位31とフィードバック回路
33.14 の第３のノード33.148とが導通し、ｎチャネルＭ
ＯＳトランジスタ33.144および33.149のゲートに接続し
ているこの第３のノード33.148の電位が上昇し、これら
ｎチャネルＭＯＳトランジスタ33.144および33.149がＯ
Ｎし、第１のノード33.142と接地電位ノード32が導通
し、ｐチャネルＭＯＳトランジスタ33.147のゲートに接
続された第１のノード33.142の電位はノイズなどの原因
によって上昇された電位から接地電位となる。

【００５２】第１のノード33.142の電位が接地電位とな
ることによってｐチャネルＭＯＳトランジスタ33.147が
ＯＮし、出力ノード33.143の電位が、ｐチャネルＭＯＳ
トランジスタ33.147及びｎチャネルＭＯＳトランジスタ
33.149を介して接地電位に向かって外部からの電源電位
から下がる。その結果、ｐチャネルＭＯＳトランジスタ
33.141および33.11 がＯＮし、一定電位発生手段33.1は
一定電位を出力し始めるので、内部電源電位が復帰す
る。

【００５３】上記した本発明の実施例４においては、フ
ィードバック回路33.14 の第１のノード33.142の電位が
ノイズなどの原因によって上昇して第３のノード33.148
が接地電位となり内部電源電位がほぼ接地電位となって
も上記のように内部電源電位復帰手段52のこの内部電源
電位を受けているパワーオンリセット信号発生手段35に
よって出力されるパワーオンリセット信号が立ち上が
り、第３のノード33.148の電位が上昇し、第１のノード
33.142の電位が下がって外部からの電源電位を切らなく
ても内部電源電位が復帰する。

【００５４】

【発明の効果】本発明は、外部からの電源電位と共に立
ち上がり、外部からの電源電位が接地電位から第１の電
位に立ち上がり始めてから所定時間経過して立ち上がる
第１の信号発生手段によって出力される信号が第１の所
定電位に達し、なおかつ内部回路のための内部電源電位
発生手段からの内部電源電位が第２の所定電位に達して
から立ち下がるパワーオンリセット信号を出力する第２
の信号発生手段を設けたので、このパワーオンリセット
信号により、内部電源電位を受けて駆動する内部回路に
おける、外部からの電源電位投入時に電位が不定状態に
あるノードを確実にリセットできるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１を示すブロック図である。

【図２】本発明の実施例１の第１の信号発生手段の一例
を示す回路図である。

【図３】本発明の実施例１のレベル検知回路の一例を示
す回路図である。

【図４】外部からの電源電位の立ち上がりが急な場合の
実施例１の動作タイミングを示すタイミング図である。

【図５】本発明の実施例１の第１の信号発生手段の動作
タイミングを示すタイミング図である。

【図６】本発明の実施例１のレベル検知回路の動作タイ
ミングを示すタイミング図である。

【図７】外部からの電源電位の立ち上がりがゆるやかな
場合の実施例１の動作タイミングを示すタイミング図で
ある。

【図８】本発明の実施例２を示すブロック図である。

【図９】本発明の実施例２の遅延回路の一例を示す回路
図である。

【図１０】外部からの電源電位の立ち上がりが急な場合
の実施例２の動作タイミングを示すタイミング図であ
る。

【図１１】外部からの電源電位の立ち上がりがゆるやか
な場合の実施例２の動作タイミングを示すタイミング図
である。

【図１２】本発明の実施例３を示すブロック図である。

【図１３】本発明の実施例４を示すブロック図である。

【図１４】従来のパワーオンリセット信号発生装置を示
す回路図である。

【図１５】従来のパワーオンリセット信号発生装置の動
作タイミングを示すタイミング図である。

【図１６】電位が不定状態にあるノードの一例を示すフ
リップフロップ回路である。

【図１７】従来のパワーオンリセット信号発生装置を内
部電源電位発生手段を備えた半導体集積回路に用いたと
きの外部からの電源電位の立ち上がりが急な場合の動作
タイミングを示すタイミング図である。

【図１８】従来のパワーオンリセット信号発生装置を内
部電源電位発生手段を備えた半導体集積回路に用いたと
きの外部からの電源電位の立ち上がりがゆるやかな場合
の動作タイミングを示す図である。

【符号の説明】

33 内部電源電位発生手段 34 内部回路 35 パワーオンリセット信号発生装置 35.1 第１の信号発生手段 35.3 第２の信号発生手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部からの電源電位を受け、この外部か
   らの電源電位における接地電位から第１の電位への立ち
   上がり開始時点より所定時間遅れて接地電位から第２の
   電位へ立ち上がる信号を出力する第１の信号発生手段、
   上記外部からの電源電位を受けてこの外部からの電源電
   位における第１の電位より低い第３の電位である内部回
   路のための内部電源電位を出力する内部電源電位発生手
   段からの内部電源電位が入力されるとともに上記第１の
   信号発生手段からの信号が入力され、上記外部からの電
   源電位における接地電位から第１の電位への立ち上がり
   に基づいて立ち上がり、上記第１の信号発生手段からの
   信号が第１の所定電位以上になるとともに上記内部電源
   電位発生手段からの内部電源電位が第２の所定電位以上
   になると立ち下がるパワーオンリセット信号を発生する
   第２の信号発生手段を備えたパワーオンリセット信号発
   生装置。