JPH05128895A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05128895A JPH05128895A JP3285789A JP28578991A JPH05128895A JP H05128895 A JPH05128895 A JP H05128895A JP 3285789 A JP3285789 A JP 3285789A JP 28578991 A JP28578991 A JP 28578991A JP H05128895 A JPH05128895 A JP H05128895A
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- JP
- Japan
- Prior art keywords
- error correction
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- circuit
- correction circuit
- array
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000011159 matrix material Substances 0.000 claims description 2
- 208000011580 syndromic disease Diseases 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract 2
- 238000007689 inspection Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】誤り訂正回路６の選択モードと非選択モードと
を切り換える為のゲート９〜１２と、誤り訂正回路選択
信号８とを備えている。 【効果】誤り訂正回路６を非選択モードにすることによ
り、情報ビットセルアレイ３の出力ＤＯ０〜ＤＯ３を誤
り訂正回路６に影響されることなく読み出せる為、メモ
リセルの不良率や保持特性を容易にテストできる。
を切り換える為のゲート９〜１２と、誤り訂正回路選択
信号８とを備えている。 【効果】誤り訂正回路６を非選択モードにすることによ
り、情報ビットセルアレイ３の出力ＤＯ０〜ＤＯ３を誤
り訂正回路６に影響されることなく読み出せる為、メモ
リセルの不良率や保持特性を容易にテストできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
誤り訂正回路を内蔵した半導体装置に関する。
誤り訂正回路を内蔵した半導体装置に関する。
【０００２】
【従来の技術】従来の誤り訂正回路及び記憶装置として
のＰＲＯＭ（プログラマブル・リード・オンリ・メモ
リ）を備えた半導体装置を図２に示す。
のＰＲＯＭ（プログラマブル・リード・オンリ・メモ
リ）を備えた半導体装置を図２に示す。
【０００３】図２において、入力データＤ０〜Ｄ３は、
誤り訂正符号生成回路１に入力され、そのままのデータ
はＰＲＯＭ回路２内の情報ビットセルアレイ３に、また
生成された誤り訂正符号は検査ビットセルアレイ４に対
して、それぞれアドレスデコーダ５で指定された番地に
書き込まれる。
誤り訂正符号生成回路１に入力され、そのままのデータ
はＰＲＯＭ回路２内の情報ビットセルアレイ３に、また
生成された誤り訂正符号は検査ビットセルアレイ４に対
して、それぞれアドレスデコーダ５で指定された番地に
書き込まれる。
【０００４】書き込まれたデータに読み出す場合には、
アドレスデコーダ５で指定された情報ビットセルアレイ
３のデータと検査ビットセルアレイ４の誤り訂正符号デ
ータを誤り訂正回路６に入力し、誤りを訂正されたデー
タＤ０′〜Ｄ３′が出力される。
アドレスデコーダ５で指定された情報ビットセルアレイ
３のデータと検査ビットセルアレイ４の誤り訂正符号デ
ータを誤り訂正回路６に入力し、誤りを訂正されたデー
タＤ０′〜Ｄ３′が出力される。
【０００５】
【発明が解決しようとする課題】この様な誤り訂正回路
６を持つＰＲＯＭ回路２では、ＰＲＯＭメモリセルの故
障率やデータ保持特性等をテストする場合、誤り訂正回
路６の影響を受け、ＰＲＯＭメモリセル単体の特性評価
が正しく行なえないという問題点があった。
６を持つＰＲＯＭ回路２では、ＰＲＯＭメモリセルの故
障率やデータ保持特性等をテストする場合、誤り訂正回
路６の影響を受け、ＰＲＯＭメモリセル単体の特性評価
が正しく行なえないという問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、Ｐ
ＲＯＭメモリセル単体の特性評価が正確に行えるように
した半導体装置を提供することにある。
ＲＯＭメモリセル単体の特性評価が正確に行えるように
した半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、マトリ
クス配置された複数のメモリセルの中から所望のメモリ
セルを外部アドレス信号に基づいて選択するアドレスデ
コーダを備えた記憶装置と誤り訂正回路とを備えた半導
体装置において、前記記憶装置の出力と前記誤り訂正回
路の出力とを切り換えるゲートと、前記切り換えた場合
に切り換え信号を得る回路とを設けたことを特徴とす
る。
クス配置された複数のメモリセルの中から所望のメモリ
セルを外部アドレス信号に基づいて選択するアドレスデ
コーダを備えた記憶装置と誤り訂正回路とを備えた半導
体装置において、前記記憶装置の出力と前記誤り訂正回
路の出力とを切り換えるゲートと、前記切り換えた場合
に切り換え信号を得る回路とを設けたことを特徴とす
る。
【０００８】
【実施例】図１は本発明の一実施例の半導体装置を示す
回路図である。
回路図である。
【０００９】図１において、本実施例は、誤り訂正符号
生成回路１と、ＰＲＯＭ回路２と、アドレスデコーダ５
と、誤り訂正回路６とを備えている。
生成回路１と、ＰＲＯＭ回路２と、アドレスデコーダ５
と、誤り訂正回路６とを備えている。
【００１０】ここで、誤り訂正符号生成回路１は、入力
データＤ０〜Ｄ３のうち三入力データを入力とし誤り訂
正符号Ｃ０〜Ｃ３を出力する４個のＯＲゲート３０を有
する。
データＤ０〜Ｄ３のうち三入力データを入力とし誤り訂
正符号Ｃ０〜Ｃ３を出力する４個のＯＲゲート３０を有
する。
【００１１】誤り訂正回路６は、出力データＤＯ０〜Ｄ
Ｏ３のうち三出力データを入力とし検査ビットセルアレ
イ４の出力も入力とする４個のＯＲゲート４０と、誤り
が訂正されたデータＤＯ０′〜ＤＯ３′を出力する４個
のＯＲゲート５０と、シンドロームデコードゲート９〜
１２と、ＮＡＮＤゲート６０と、ＮＯＲゲート６１と、
ＡＮＤゲート６２とを有する。
Ｏ３のうち三出力データを入力とし検査ビットセルアレ
イ４の出力も入力とする４個のＯＲゲート４０と、誤り
が訂正されたデータＤＯ０′〜ＤＯ３′を出力する４個
のＯＲゲート５０と、シンドロームデコードゲート９〜
１２と、ＮＡＮＤゲート６０と、ＮＯＲゲート６１と、
ＡＮＤゲート６２とを有する。
【００１２】図１において、本実施例の誤り訂正回路６
を内蔵したＰＲＯＭ回路２は、入力データＤ０〜Ｄ３が
誤り訂正符号生成回路１に入力される。
を内蔵したＰＲＯＭ回路２は、入力データＤ０〜Ｄ３が
誤り訂正符号生成回路１に入力される。
【００１３】入力データＤ０〜Ｄ３のそのままのデータ
は、ＰＲＯＭ回路２内の情報ビットセルアレイ３に、ま
た誤り訂正符号生成回路１で生成された誤り訂正符号Ｃ
０〜Ｃ３は検査ビットセルアレイ４に対してそれぞれア
ドレスデコーダ５で指定された番地に書き込まれる。
は、ＰＲＯＭ回路２内の情報ビットセルアレイ３に、ま
た誤り訂正符号生成回路１で生成された誤り訂正符号Ｃ
０〜Ｃ３は検査ビットセルアレイ４に対してそれぞれア
ドレスデコーダ５で指定された番地に書き込まれる。
【００１４】次に、書き込まれたデータを読み出す際
は、アドレスデコーダ５で指定された情報ビットセルア
レイ３のデータと検査ビットセルアレイ４の誤り訂正符
号データとを読み出して、誤り訂正回路６に入力する。
は、アドレスデコーダ５で指定された情報ビットセルア
レイ３のデータと検査ビットセルアレイ４の誤り訂正符
号データとを読み出して、誤り訂正回路６に入力する。
【００１５】ここで、誤り訂正回路選択信号８が“Ｈ”
レベルならば、誤り訂正回路６が選択状態となり、誤り
訂正回路６からは誤りが訂正されたデータＤＯ０′〜Ｄ
Ｏ３′が出力される。
レベルならば、誤り訂正回路６が選択状態となり、誤り
訂正回路６からは誤りが訂正されたデータＤＯ０′〜Ｄ
Ｏ３′が出力される。
【００１６】次に、誤り訂正回路選択信号８が、“Ｌ”
レベルならば、誤り訂正回路６は非選択状態となり、シ
ンドロームデコードゲート９〜１２の出力は、“Ｌ”レ
ベル出力で、情報ビットセルアレイ出力データＤＯ０〜
ＤＯ３がそのままＤＯ０′〜ＤＯ３′として出力される
ことになる。
レベルならば、誤り訂正回路６は非選択状態となり、シ
ンドロームデコードゲート９〜１２の出力は、“Ｌ”レ
ベル出力で、情報ビットセルアレイ出力データＤＯ０〜
ＤＯ３がそのままＤＯ０′〜ＤＯ３′として出力される
ことになる。
【００１７】誤り検出信号は７は、誤り訂正回路６の選
択，非選択にかかわらず、どれかのビットに誤りがあれ
ば出力される。
択，非選択にかかわらず、どれかのビットに誤りがあれ
ば出力される。
【００１８】このように、本実施例の半導体装置は、誤
り訂正回路６の選択モードと非選択モードを切り換える
為のゲート９〜１２と切り換え信号８とを有している。
り訂正回路６の選択モードと非選択モードを切り換える
為のゲート９〜１２と切り換え信号８とを有している。
【００１９】
【発明の効果】以上説明したように、本発明は、誤り訂
正回路の選択，非選択の切り換えゲートを有するため、
情報ビットセルアレイの生の出力データＤＯ０〜ＤＯ３
を読み出すことが可能となり、メモリセルのビット故障
率やデータ保持特性等のテストの際にも、誤り訂正回路
の影響を受けることなく評価が可能となり、さらに誤り
訂正符号生成回路が外付けの場合でユーザがデータのソ
フトエラー等の高度保証を要求しない場合には、ＰＲＯ
Ｍライタ等でデータを情報ビットセルアレイのみ書き込
みを行なって、誤り訂正回路を非選択とすれば、検査ビ
ットセルアレイへの書き込みの手間が省けるという効果
もある。
正回路の選択，非選択の切り換えゲートを有するため、
情報ビットセルアレイの生の出力データＤＯ０〜ＤＯ３
を読み出すことが可能となり、メモリセルのビット故障
率やデータ保持特性等のテストの際にも、誤り訂正回路
の影響を受けることなく評価が可能となり、さらに誤り
訂正符号生成回路が外付けの場合でユーザがデータのソ
フトエラー等の高度保証を要求しない場合には、ＰＲＯ
Ｍライタ等でデータを情報ビットセルアレイのみ書き込
みを行なって、誤り訂正回路を非選択とすれば、検査ビ
ットセルアレイへの書き込みの手間が省けるという効果
もある。
【図１】本発明の一実施例の半導体装置を示す回路図で
ある。
ある。
【図２】従来の半導体記憶装置を示す回路図である。
Ｄ０〜Ｄ３ 入力データ ＤＯ０〜ＤＯ３ 情報ビットセルアレイ出力データ ＤＯ０′〜ＤＯ３′ 誤り訂正回路出力データ Ｃ０〜Ｃ３ 誤り訂正符号 １ 誤り訂正符号生成回路 ２ ＰＲＯＭ回路 ３ 情報ビットセルアレイ ４ 検査ビットセルアレイ ５ アドレスデコーダ ６ 誤り訂正回路 ７ 誤り検出器信号 ８ 誤り訂正回路選択信号 ９〜１２ シンドロームデコードゲート Ａ０〜Ａｎ アドレス入力 ３０，４０，５０ ＯＲゲート ６０ ＮＡＮＤゲート ６１ ＮＯＲゲート ６２ ＡＮＤゲート
Claims (1)
- 【請求項１】 マトリクス配置された複数のメモリセル
の中から所望のメモリセルを外部アドレス信号に基づい
て選択するアドレスデコーダを備えた記憶装置と誤り訂
正回路とを備えた半導体装置において、前記記憶装置の
出力と前記誤り訂正回路の出力とを切り換えるゲート
と、前記切り換えた場合に切り換え信号を得る回路とを
設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285789A JPH05128895A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285789A JPH05128895A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128895A true JPH05128895A (ja) | 1993-05-25 |
Family
ID=17696096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285789A Pending JPH05128895A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128895A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351412B1 (en) | 1999-04-26 | 2002-02-26 | Hitachi, Ltd. | Memory card |
| JP2002124098A (ja) * | 2000-10-13 | 2002-04-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100403955B1 (ko) * | 2001-06-01 | 2003-11-03 | 주식회사 하이닉스반도체 | 반도체장치의 테스트모드 제어를 위한 회로 및 방법 |
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2009266336A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 記録再生装置 |
-
1991
- 1991-10-31 JP JP3285789A patent/JPH05128895A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351412B1 (en) | 1999-04-26 | 2002-02-26 | Hitachi, Ltd. | Memory card |
| US6359806B1 (en) | 1999-04-26 | 2002-03-19 | Hitachi, Ltd. | Memory device |
| US6549460B2 (en) | 1999-04-26 | 2003-04-15 | Hitachi, Ltd. | Memory device and memory card |
| JP2002124098A (ja) * | 2000-10-13 | 2002-04-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100403955B1 (ko) * | 2001-06-01 | 2003-11-03 | 주식회사 하이닉스반도체 | 반도체장치의 테스트모드 제어를 위한 회로 및 방법 |
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2009266336A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 記録再生装置 |
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