JPH02270200A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に誤り訂正回路を有する半導体メモリ
装置に関し、特に、誤り訂正に用いられるメモリセルの
ためのテスト回路に関する。

［従来の技術］ 近年、半導体メモルの高集積化によりそのメモリ容量が
大幅に増加されている。高集積化に伴い、メモリセルの
不良が発生しやすくなってきている。

メモリセルに発生した不良の対策として、従来、冗長回
路を用いる方法と、誤り訂正回路（以下ＥＣＣという）
を利用する方法とが知られている。

以下にＥＣＣについて説明する。

半導体メモリ、たとえば、消去可能でプログラム可能な
読出専用メモリ（以下ＥＰＲＯＭという）において、ス
トアされたデータの高信頼性を得るためＥＣＣが設けら
れる。ＥＣＣが適用されるＥＰＲＯＭは、データ記憶用
のメモリセルに加えてＥＣＣ用１モルセルを含む。たと
えばシングルビット誤り訂正（Ｓ　Ｅ　Ｃ）の場合では
、データワードのビット長さをｍ、ＥＣＣ用追加のワー
ドのビット長さをｋとすると、ｍおよびｋが次の不等式
に示す関係を満たすことが要求される。

２に−１≧　ｍ＋ｋ　　　　　　　−（１）式（１）に
基づいて、整数値となるようなデータビット長ｍおよび
ＥＣＣビット長にの組合わせを求めると、次の表１のよ
うになる。

表１ 第６図は、ＥＣＣが適用された従来の半導体メモリを示
すブロック図である。第６図を参照して、この半導体メ
モリは、データ記憶用のメモリセル５２と、誤り訂正符
号がストアされるＥＣＣ用メモリセル６２と、メモリセ
ル５２にストアされたデータの読出し／書込みを行なう
ための回路５に、メモリセル６２にストアされたデータ
の読出し／書込みのための回路６に、誤り検出回路２と
、誤り訂正回路３と、ＥＣＣ用変換回路に、各回路のた
めのコントロール回路９４とを含む。

データの入出力はデータ入出力回路４を介して行なわれ
る。

第７図は、第６図に示した回路１．２．　３　（以下誤
り訂正回路部分という）の例を示す回路図である。この
例では、説明を簡単化するために、データビット長ｍｍ
４．ＥＣＣビット長に−３の場合が示される。それに加
えて、第７図では、第６図に示すデータ用読出／書込回
路５１およびデータ記憶用メモリセル５２がメモリ回路
５０により省略されて示され、かつ、ＥＣＣ用読出／書
込回路６１およびＥＣＣ用メモリセル６２がメモリ回路
６０で示される。

第７図を参照して、ＥＣＣ用変換回路回路、データ入出
力回路からのデータＤＯないしＤ３を受けるように接続
された３つのＥＸＯＲゲート１１ない１３を含む。ＥＣ
Ｃ用メモリ回路６０はＥＸＯＲゲート１１ないし１３の
出力に接続される。

データ記憶用メモリ回路５０も、データＤＯないしＤ３
を受けるように接続される。誤り検出回路２は、各々が
メモリ回路５０および６０の各ビットの出力信号を受け
るように接続された３つのＥＸＯＲゲート２１ないし２
３を含む。誤り訂正回路３は、誤り検出回路２からの出
力信号を受けるように接続された４つのＡＮＤゲート３
３ないし３６と、３つのインバータ３０ないし３２と、
ＡＮＤゲート３３ないし３６およびメモリ回路５０から
の信号を受けるように接続されたＥＸＯＲゲート３７な
いし４０とを含む。ＥＸＯＲゲート３７ないし４０を介
して誤り訂正がされたデータ信号ＱＯないしＱ３が出力
される。

次に、誤り訂正のための動作について説明する。

第７図に示す例では、４つのビットＤＯないしＤ３によ
って構成されたｉ番目のデータワードｄｉＯないしｄＬ
３がメモリ回路５０中に書込まれる。

ｉ番目のデータワードとは、アドレス信号Ａｉに応答し
てデコーダ９２および９３により指定されたメモリセル
にストアされるワードを示す。一方、ＥＸＯＲゲート１
１ないし１３は、データ信号ＤＯないしＤ３に応答して
その出力信号をメモリ回路６０に与える。メモリ回路６
０は、その出力信号をＥＣＣワードｃｉＯないしｃｉ２
としてストアする。

一般に、ＥＸＯＲゲートは、偶数の入力信号「１」に応
答して出力信号「０」を出力する。他方、ＥＸＯＲゲー
トは、奇数の入力信号「１」に応答して出力信号「１」
を出力する。したがって、ＥＣＣ用メモリ回路６０には
、データ信号ＤＯないしＤ３に応答してＥＸＯＲゲート
１１ないし１３により特定されたＥＣＣワードデータが
ストアされることになる。

メモリ回路５０および６０中のメモリセルが正常である
ときは、ＥＸＯＲゲート２１ないし２３の各々が偶数の
入力信号「１」に応答して信号「０」を出力する。これ
に対し、メモリ回路５０および６０中のメモリセルに異
常が生じたとき、特に１ビツトエラー（各ワードの中の
１ビツトのみにエラーが発生した場合）が発生したとき
、ＥＸＯＲゲート２１ないし２３の中の１つが信号「１
」を出力する。誤り訂正回路３中では、ＥＸＯＲゲート
２１ないし２３のうちの１つから出力された出力信号「
１」に応答して、ＥＸＯＲゲート３７ないし４０により
メモリ回路５０から出力されたデータｄｉＯないしｄｉ
３のいずれかが訂正される。その結果、誤りが訂正され
たデータＱＯないしＱ３がエラー訂正回路３から出力さ
れる。

次に、データの一例を挙げて説明する。たとえば、デー
タ（Ｄ３．Ｄ２．ＤＩ、ＤＯ）が（０゜０、　１．０）
の場合について以下に説明する。この場合、１番目のデ
ータワード（ｄｉ３．ｄｉ２゜ｄｉｌ、ｄｉｏ）として
データ（０，０，１，０）がメモリ回路５０中にストア
される。一方、メモリ回路６０中には、データＤＯない
しＤ３に応答してＥＣＣワード（ｃ　ｉ　２．　ｃ　ｉ
　１．　ｃ　ｉ　Ｏ）として（１，０，１）がストアさ
れる。

メモリ回路５０および６０中のメモリセルが正常である
とき、すべてのＥＸＯＲゲート２１ないし２３が信号「
０」を出力する。したがって、ＡＮＤゲート３３ないし
３６はいずれも信号「０」を出力する。その結果、ＥＸ
ＯＲゲート３７ないし４０は、データワードｄｉｏない
しｄｉ３により決められるデータ信号ＱＯないしＱ３を
出力する。

メモリ回路５０中のメモリセルに異常が生じた場合、た
とえば、データｄｉ２がそのデータがストアされるメモ
リセルの異常によりその値が「０」から「１」に変更さ
れたときの動作は次のようになる。すなわち、メモリ回
路５０中にデータワード（ｄｉ３．ｄｉ２．ｄｉｌ、ｄ
ｉｏ）として（０，１，１，Ｏ）がストアされたことに
なる。

この場合、ＥＸＯＲゲート２２および２３がデータｄｉ
２に応答して信号「１」を出力する。その結果、ＡＮＤ
ゲート３５が信号「１」を出力する。

他のＡＮＤゲート３３，３４．３６は、いずれも信号「
０」を出力する。したがってＡＮＤゲート３５から出力
された信号「１」に応答して誤りが生じているデータｄ
ｉ２がＥＸＯＲゲート３９により訂正されることになる
。

第７図に示した回路を適用することにより、メモリセル
の異常によりデータが「１」から「０」に反転された場
合でも、同様にデータの誤りの検出および訂正が行なわ
れる。但し、２ビツト以上の誤りが生じた場合には、正
しい訂正動作を行なうことはできない。

［発明が解決しようとする課題］ 一般に、半導体メモリの検査またはテストを行なうため
に、任意のデータがテストされるべきメモリセルに書込
み可能であることが望ましい。第７図に示すように、メ
モリ回路５０、すなわち、第６図に示すデータ記憶用メ
モリセル５２については外部から任意のデータをデータ
ＤＯないしＤ３として書込むことができる。しかしなが
ら、メモリ回路６０、すなわち、第６図に示すＥＣＣ用
メモリセル６２には、その前段にＥＣＣ用変換回路１が
設けられているので、任意のデータを書込むことができ
ない。すなわち、ＥＣＣ用メモリセル６２に書込まれる
べきデータはデータＤＯないしＤ３に応答して回路１中
のＥＸＯＲゲート１１ないし１３により決定されるので
、任意のデータをＥＣＣ用メモリセル６２に書込むこと
ができない。その結果、半導体メモリの検査で一般に行
なわれるチエッカパターンの書込みやすべてのメモリセ
ルにデータ「０」の書込みが容易に行なうことができな
かった。これに加えて、書込まれたテストデータが読出
されたときに、ＥＣＣ用メモリセル６２が正常であるの
か否かを判定することも難しかった。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、誤り訂正信号を
ストアするためのメモリセルに所定のテスト信号を供給
することである。

［課題を解決するための手段］ この発明に係る半導体メモリ装置は、データ信号をスト
アするための第１のメモリセルと、誤り訂正のための誤
り訂正信号をストアするための第２のメモリセルと、第
１および第２のメモリセルからの出力信号に応答してデ
ータ誤りを検出する誤り検出手段と、誤り検出手段に応
答して第１のメモリセルから読出された信号の誤りを訂
正する誤り訂正手段と、テストのための所定のテスト信
号を第２のメモリセルに供給するテスト信号供給手段と
、第２のメモリセルから出力される信号に応答して第２
のメモリセルの状態を判定する判定手段とを含む。

［作用］ この発明における半導体メモリ装置では、　テスト信号
供給手段により、誤り訂正信号をストアするための第２
のメモリセルに所定の、かつ、任意のテスト信号を供給
することができる。これに加えて、判定手段が設けられ
ているので、第２のメモリセルから出力された信号に基
づいて第２のメモリセルの状態を判定することができる
。

［発明の実施例］ 第１図は、この発明の一実施例を示す半導体メモリの誤
り訂正回路部分を示す回路図である。この回路部分はた
とえばＥＰＲＯＭに適用できる。

第１図を参照して、第７図に示した回路と比較して異な
る点は次のとおりである。すなわち、第１図に示す回路
には、変換回路に誤り訂正用メモリセル回路６０との間
に接続されたＥＣＣデータ発生回路７ａが設けられる。

データ発生回路７ａは、外部からテストモードが指定さ
れたとき、３ビツトの信号「０」をメモリセル回路６０
に与える。これに加えて、メモリセル回路６０からの出
力信号を受けるように接続されたＥＸＯＲゲート２４が
設けられる。ＥＸＯＲゲート２４は、メモリセル回路６
０からの信号に応答してメモリセルが正常であるか否か
を示す反転信号Ｑ４を端子を介して外部に出力する。し
たがって、ＥＸＯＲゲート２４は回路６０中の異常を反
転する回路であることが指摘される。ＡＮＤゲート３３
ないし３６はインバータ４１を介して回路８から与えら
れる信号Ｓにより制御される。

ＥＣＣデータ発生回路７ａは、ＥＸＯＲゲート１１ない
し１３の出力に接続されたトライステートバッファ７１
ないし７３と、トライステートバッファ７１ないし７３
の出力と接地との間にそれぞれ接続されたＮＭＯＳトラ
ンジスタ７５ないし７７と、インバータ７４と、外部か
らの誤り訂正モードの指定を検出するモード検出回路８
とを含む。モード検出回路８は、共通に用いられるアド
レス端子ＡＯに接続された高電圧検出回路を含む。

誤り訂正モードの指定は通常のアドレス信号の高レベル
よりもより高い高電圧°を外部的に端子ＡＯに与えるこ
とにより行なわれる。すなわち、モード検出回路８は端
子ＡＯに与えられたより高い電圧に応答して高レベルの
信号Ｓを出力する。トライステートバッファ７１ないし
７４は、信号Ｓが高レベルのときその出力がフローティ
ング状態にもたらされる。また、信号Ｓが低レベルのと
き、変換回路１から出力された信号がトライステートバ
ッファ７１ないし７３を介してメモリ回路６０に与えら
れる。

次に、動作について説明する。通常の動作が行なわれる
とき、端子ＡＯには通常のレベルのアドレス信号が与え
られるので、ＥＣＣデータ発生回路８は低レベルの信号
Ｓを出力する。したがって、回路１中のＥＸＯＲゲート
１１ないし１３の出力信号はメモリ回路６０に与えられ
る。したがって、第７図に示した回路と同様に誤り訂正
動作が行なわれる。

ＥＣＣメモリセルのためのテストモードにおいて、端子
ＡＯにより高い電圧が与えられるので、モード検出回路
８は高レベルの信号Ｓを出力する。

トライステートバッファ７１ないし７３はこの信号Ｓに
応答して各出力をフローティング状態にもたらす。トラ
ンジスタ７５ないし７７は信号Ｓに応答してオンし、低
レベルの信号がメモリ回路６０に与えられる。メモリ回
路６０中に不良が存在するとき、ＥＸＯＲゲート２４が
低レベル信号Ｑ４を出力する。一方、不良が存在しない
ときは、高レベルの信号Ｑ４が出力される。信号Ｑ４の
レベルを判定することによりメモリ回路６０中のＥＣＣ
用メモリセルの不良の存在を発見することができる。

第２図は、この発明のもう１つの実施例を示す半導体メ
モリの誤り訂正回路部分を示す回路図である。第１図に
示した回路と比較して、第２図に示すＥＣＣデータ発生
回路７ｂは、トライステートバッファ７２の出力と電Ｒ
ＶＣＣとの間に接続されたプルアップのためのＮＭＯＳ
トランジスタ７８が接続される。すなわち、このＥＣＣ
データ発生回路７ｂはテストモードにおいてチエッカパ
ターンの信号をメモリ回路６０に供給することができる
。チエッカパターンは、データ「０」および「１」が交
互に繰返されるパターンであり、メモリセルの不良の発
見のために有用なものである。

すなわち、互いに隣接したメモリセルのトランジスタ間
の相互作用により不良が生じているか否かを発見するの
に役に立つ。メモリ回路６０の出力にインバータ２５が
接続される。したがって、第１図に示す回路と同様に、
ＥＸＯＲゲート２４の出力レベルを検出することにより
、メモリセルの不良を発見することができる。

第３図は、この発明の他の実施例を示す半導体メモリの
誤り訂正回路部分を示す回路図である。

第３図を参照して、変換回路にメモリ回路５０および６
０との間に接続された切換回路７ｃが設けられる。切換
回路７ｃは、外部的に与えられるデータＤＯないしＤ２
を選択的にメモリ回路６０に与えるためのトライステー
トバッファ７８ないし８０を含む。トライステートバッ
ファ７８ないし８０は、モード検出回路、８から出力さ
れる高レベルの信号Ｓに応答してオンする。したがって
、テストモードにおいてＥＣＣ用メモリセルに与えるべ
き任意のデータを外部から与えることができる。メモリ
回路６０から読出されたデータはトライステートバッフ
ァ４２ないし４４を介してデータＱＯないしＱ２として
出力される。メモリ回路６０に書込まれたデータＤＯな
いしＤ２と読出されたデータＱＯないしＱ２を比較する
ことにより、ＥＣＣ用メモリセルの不良を発見すること
ができる。

第４Ａ図は、この発明のさらに他の実施例を示すＥＣＣ
データ発生回路７ｄおよび判定回路９゜を示す回路図で
ある。第４Ａ図を参照して、ＥＣＣデータ発生回路７ｄ
は、信号Ｓに応答して動作するトライステートバッファ
７１ないし７３と、各ビットの出力ノードをプルアップ
およびプルダウンするための回路を構成するＮＭＯＳト
ランジスタ７５，７７．８１，８２．８４．８５と、イ
ンバータ７４および８３とを含む。メモリ回路６０に与
えられるＥＣＣ用データは、外部的に制御される選択信
号φにより選択される。判定回路９０は、メモリ回路６
０から出力される各ビットの信号を受けるように接続さ
れた、ＡＮＤゲート２７と、ＥＸＯＲゲート２８および
２９と、インバータ２６とを含む。判定回路９０は、テ
ストモードにおいてメモリ回路６０中のＥＣＣ用メモリ
セルの異常を判定するための信号Ｑ４ないしＱ６を出力
する。

第４Ｂ図は、第４Ａ図に示す回路の動作を説明するため
のタイミングチャートである。

一般に、ＥＦＲＯＭは、メモリセルにストアされた信号
が紫外線により消去された後は、全メモリセルの中にデ
ータｒｌＪがストアされている。

全メモリセルの中にデータ「１」がストアされている状
態をブランク状態と呼ぶ。ブランク状態の確認のための
テストをブランクチエツクと呼ぶ。

ＥＰＲＯＭのテストでは、通常ブランクチエツクを実行
した後に次のような書込チエツクが行なわれる。

書込チエツクモードでは、所定のテストパターンデータ
がメモリセル中に書込まれ、書込まれたデータが読出さ
れる。書込まれたデータおよび読出されたデータの比較
を行なうことにより、メモリセルの不良が検出される。

テストパターンとして、全メモリセルにデータ「０」を
書込むためのパターンと、前述のチエッカパターンがよ
く用いられる。

次に、第４Ａ図および第４Ｂ図を参照して、動作につい
て簡単に説明する。なお、以下の説明では第４Ａ図に示
す回路がＥＰＲＯＭに適用されたものと仮定する。まず
、ＥＰＯＲＭのメモリセルにストアされた全データを紫
外線により消去する（期間ＴＩ）。次の期間Ｔ２におい
て、前述のブランクチエツクが行なわれる。すなわち、
信号Ｑ４が低レベルであることを検出することにより、
ＥＣＣ用メモリセルの正常が確認される。

期間Ｔ３において、チエッカパターンの書込みが行なわ
れる。この期間Ｔ３では、高レベルの信号φおよびＳが
ＥＣＣデータ発生回路７ｄに与えられる。トランジスタ
７５，７７．８１は、信号Ｓに応答してオンする。トラ
ンジスタ８２も信号φに応答してオンする。その結果、
チエッカパターンのデータ信号がメモリセル回路６０に
出力される。チエッカパターンの書込みの後、期間Ｔ４
において読出しが行なわれる。ＥＸＯＲゲート２８は、
ＥＣＣ用メモリセルが正常であるとき、低レベルの信号
Ｑ５を出力する。

さらに、期間Ｔ５において、低レベルの信号φと高レベ
ルの信号Ｓが与えられる。トランジスタ７５．７７．８
４．８５は、これらの信号φおよびＳに応答してオンす
る。したがって、メモリ回路６０中の全メモリセル中に
データ「０」が書込まれる。期間ＴＯにおいて、信号Ｑ
６が低レベルであるとき、ＥＣＣ用メモリセル中に不良
が存在しないことが検出される。

第５図は、第１図ないし第３図に示すモード検出回路８
の一例を示す回路図である。第５図を参照して、この例
では、モード検出回路として高電圧検出回路８が示され
る。すなわち、この回路８は、アドレス入力端子ＡＯに
１０ｖ以上の高電圧が与えられたとき、高レベルの信号
Ｓを出力する。

通常のアドレス信号の高レベルが約５ｖであるので、こ
の回路８を用いることによって１０ｖ以上の電圧がＡＯ
に与えたときのみテストモードの指定を検出することが
できる。高電圧検出回路８は、カスケード接続された３
つのインバータ８６ないし８８を含む。たとえば、第１
段のインバータ８６のＰＭＯ３）ランジスタ８６１およ
びＮＭＯＳトランジスタ８６２のトランジスタサイズを
制御することにより、ＩＯＶ以上のより高い電圧に対し
てのみ動作する高電圧検出回路８が得られる。

第１図ないし第４Ａ図に示した実施例では、説明を簡単
化するために、データビット長が４ビツト、ＥＣＣビッ
ト長が３ビツトの場合が示されたが、表１に示したよう
にこれらのビット長さを越える場合についても第１図な
いし第４Ａ図に示す回路を適用することができる。

第１図ないし第４Ａ図に示した誤り訂正回路部分は、一
般に半導体メモリに適用できる。特に、ＥＦＲＯＭに適
用すれば、特有の効果が得られる。

［発明の効果］ 以上のように、この発明によれば、テスト信号供給手段
を設けたので、誤り訂正のためのメモリセルに所定のテ
スト信号を供給することが可能な半導体メモリ装置が得
られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す半導体メモリの誤
り灯１回路部分を示す回路図である。第２図は、この発
明のもう１つの実施例を示す誤り訂正回路部分を示す回
路図である。第３図は、この発明の他の実施例を示す誤
り訂正回路部分を示す回路図である。第４Ａ図は、この
発明のさらに他の実施例を示すＥＣＣデータ発生回路お
よび判定回路を示す回路図である。第４Ｂ図は、第４Ａ
図に示す回路の動作を説明するためのタイミングチャー
トである。第５図は、第１図ないし第３図に示すモード
検出回路の一例を示す回路図である。 第６図は、誤り訂正回路が適用された従来の半導体メモ
リの例を示すブロック図である。第７図は、第６図に示
した誤り訂正回路部分を示す回路図である。 図において、１は変換回路、２は誤り検出回路、３は誤
り訂正回路、７ａ、７ｂ、７ｄはＥＣＣデータ発生回路
、７Ｃは切換回路である。

Claims (1)

1. 【特許請求の範囲】 誤り訂正機能を有する半導体メモリ装置であって、 データ信号をストアするための第１のメモリセルと、 誤り訂正のための誤り訂正信号をストアするための第２
   のメモリセルと、 前記第１および第２のメモリセルからの出力信号に応答
   してストアされたデータの誤りを検出する誤り検出手段
   と、 前記第１のメモリセルに接続され、前記誤り検出手段に
   応答して前記第１のメモリセルから検出された信号の誤
   りを訂正する誤り訂正手段と、前記第２のメモリセルに
   接続され、外部的に与えられるテストモード選択信号に
   応答してテストのための所定のテスト信号を前記第２の
   メモリセルに供給するテスト信号供給手段とを含み、前
   記第２のメモリセルは、供給されたテスト信号に応答し
   てテスト結果を示す信号を出力し、前記第２のメモリセ
   ルに接続され、テスト結果を示す信号に応答して前記第
   ２のメモリセルの状態を判定する判定手段を含む、半導
   体メモリ装置。