JPH0512919B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は時分割スイツチに関し、更に詳しく言
えば、それぞれ１フレームに複数個のチヤネルを
持つ、時分割多重された複数個の入力、及び出力
ハイウエイを持ち、任意の入力ハイウエイの任意
のチヤネルを任意の出力ハイウエイの任意のチヤ
ネルに出力する時分割スイツチの構成に係り、特
にフレーム同期回路の構成に関する。

〔発明の背景〕

時分割多重されたPCM伝送路は交換、伝送等
に広く用いられている。例えば、時分割交換機に
おける交換は時分割多重化されたPCMハイウエ
イ間、もしくは同一ハイウエイ上で音声、もしく
はデータがのつているタイムスロツトを入れ換え
ることにより行うことができる。時分割スイツチ
はこのようなタイムスロツトの入れ換えを行うも
のである。

通常PCM信号はビツトシリアルに伝送され、
しかも複数個のチヤネルが同一伝送線路上に時間
的に配列されているから、時分割スイツチにおい
てタイムスロツトの入れ換えを行うためには各入
力ハイウエイのフレームの開始位置を時分割スイ
ツチに供給されるフレーム同期信号と特定の時間
関係となるようにしなければならない。すなわち
フレーム同期をとらなければならない。

従来、このフレーム同期を取るために各入力ハ
イウエイ毎にチヤネル位相調整用バツフアメモ
リ、フレーム位相調整用バツフアメモリを必要と
していた。このフレーム位相調整用バツフアメモ
リを時分割スイツチの記憶手段と共用することに
より、メモリ及び装置の削減をはかつたものとし
て“時分割交換方式”（特開昭48−66707）があ
る。これはまず各入力ハイウエイのチヤネル位相
同期を取つた後、各入力ハイウエイのフレーム位
相と基準フレーム同期信号との位相差をチヤネル
周期の数で検出し、これをもつて記憶手段の書き
込みアドレスを修飾することによりフレーム同期
を取るものである。この公知の構成によればフレ
ーム位相調整用バツフアメモリを使用せずにフレ
ーム同期を取ることが可能となる。しかし、チヤ
ネル位相同期を取り、また各入力ハイウエイのフ
レーム位相と基準フレーム同期信号との位相差を
検出するためには各入力ハイウエイ毎にフレーム
同期信号検出回路が必要となり、またチヤネル同
期とフレーム同期を別々に制御しているため同期
用の回路装置が大きくなるという欠点がある。

〔発明の目的〕

本発明の目的はハイウエイ毎のフレーム同期検
出回路を使用せずに、またチヤネル同期とフレー
ム同期とを同時に制御することができる時分割ス
イツチを提供することである。

〔発明の概要〕

本発明は上記目的を達成するため、複数の入力
ハイウエイを多重化した後で各ハイウエイのフレ
ーム同期が取れているか否かを判定し、この判定
結果によつて１チヤンネル以内の位相制御量、各
入力ハイウエイ上のデイジタル情報を記憶する記
憶手段の書き込み、もしくは読み出しアドレスの
修飾量を同時に制御するように構成することによ
つて、チヤンネル、フレーム同期を取るようにし
たものである。

〔発明の実施例〕

以下、本発明を実施した時分割スイツチの一実
施例を第１図〜第４図を用いて説明する。

第１図は8.192Mb／ｓのビツトレートを持つ８
本の入力及び出力PCMハイウエイ間のスイツチ
ングを行う時分割スイツチの構成を示している。
１チヤネルが８ビツトで構成されているとすれ
ば、各ハイウエイは128チヤネル（チヤネル０〜
127）の情報を有しており、１フレームの間隔は
125μs（1/8ｋHz）である。したがつて、この時分
割スイツチは1024×1024の格子形スイツチと等価
である。

第１図において、１００〜１０７は入力ハイウ
エイ、１１０〜１１７は０〜７ビツトの可変遅延
シフトレジスタ、１２０〜１２７は直並列変換用
シフトレジスタ、１３０〜１３７は上記可変遅延
シフトレジスタ１１０〜１１７の遅延量を保持す
るラツチ回路、１４０〜１４７は並直列変換とハ
イウエイ間の出力位相調整を行うためのシフトレ
ジスタ、１５０〜１５７は出力ハイウエイ、１６
０〜１６７は各ハイウエイに対応する同期制御回
路、１７１は８本のハイウエイからの信号を順次
選択し多重化するマルチプレクサ、１７２はマル
チプレクサ１７１からの信号を受けて保持するラ
ツチ、１７３は入力ハイウエイ上、１フレーム分
のデイジタル情報を記憶するスピーチメモリ、１
７４はスピーチメモリ１７３からの出力を保持す
るためのラツチ、１７５はスピーチメモリのアド
レスを選択するセレクタ、１７６，１７７はアド
レスを保持するためのラツチ、１７８はフレーム
同期信号検出回路、１７９はその出力を保持する
ラツチ、１８０はスピーチメモリの書き込みアド
レスを修飾するための減算器、１８１はスピーチ
メモリ１７３の読み出しアドレスを供給してチヤ
ネルの入れ換えを指定するコントロールメモリ、
１８２，１８３はコントロールメモリ１８１の内
容を書き換えるためのデータバスおよびアドレス
バス、１８４はデータバスの情報を保持するため
のラツチ、１８５はコントロールメモリ１８１の
アドレスを選択するためのセレクタ、１８６はカ
ウンタ１９２出力を保持するラツチ、１８７は同
期制御回路１６０〜１６７内のカウン出力を順次
選択するためのセレクタ、１８８はセレクタ１８
７出力を保持するためのラツチ、１８９はラツチ
１８６の上位７ビツトとラツチ１８８の下位７ビ
ツトとが一致しているかを判定する一致検出回
路、１９０，１９１はその出力を保持するための
ラツチ、１９２は時分割スイツチ内の各回路の動
作タイミングを規定するカウンタ、１９３は出力
ハイウエイのフレーム同期を制御するためのフレ
ーム同期信号である。

上記構成において、点線で包むブロツク１０が
本発明のフレーム同期回路を構成する。

以下、時分割スイツチとしての動作を簡単に説
明し、その後、フレーム同期回路の動作を詳しく
説明する。第１図において、各入力ハイウエイ１
１０，１１１，……１１７からの多重化信号は可
変遅延シフトレジスタ１１０〜１１７でスピーチ
メモリへ173の書き込みがチヤネル単位で行なわ
れるようにビツト単位のチヤンネル同期調整を受
ける。この出力はそれぞれ直並列変換回路１２
０，……１２７によつて直並列変換された後、マ
ルチプレクサ１７１で順次選択されてスピーチメ
モリ１７３に書き込まれる。スピーチメモリ１７
３は８ハイウエイの１フレーム分のデイジタル情
報を記憶するために1024ワードの記憶容量を持
ち、その書き込みアドレスはカウンタ１９２によ
つて決定される。カウンタ１９２は10ビツトであ
り、8.192MHzのクロツクφ₁でカウントアツプさ
れ、１フレームの時間間隔、125μsの間で０から
1023まで変化する。フレーム同期が取れている状
態ではスピーチメモリ１７３の内容は第２図ａの
ようになつている。即ちアドレス８ｉ＋ｊ（０≦
ｊ≦７）にはハイウエイｊ（第１図のINjに相当
する）のチヤネルｉが格納されている。また、コ
ントロールメモリ１８１の出力はスピーチメモリ
１７３の読み出しアドレスを決定しているから、
コントロールメモリ１８１のアドレス８ｉ＋ｊ
（０≦ｊ≦７）に8k＋ｌ（０≦ｌ≦７）を書き込
んで置けば、入力ハイウエイINlの第ｋチヤネル
のデイジタル情報を出力ハイウエイOUTjのｉチ
ヤネルに出力することができる。シフトレジスタ
１４０〜１４７はスピーチメモリ１７３出力を並
直列変換し、更に、各ハイウエイ間のスピーチメ
モリ１７３からの読み出し時間差を補正して、出
力ハイウエイOUT０〜７の出力タイミングを一
致させる。カウンタ１９２は8KHzのフレーム同
期信号１９３で特定の値がカウンタにロードされ
るが、この値を変えることにより、出力ハイウエ
イOUT０〜７のフレーム開始位置とフレーム同
期信号との時間関係を変えることができる。

実際の動作状態においては伝送線による遅延等
によつて各ハイウエイのフレームの開始点が時分
割スイツチに入力される時刻は異なつている。し
たがつて、この時間ずれを調整してフレーム同期
を取ることが必要となる。フレーム同期を取るた
めには入力信号に同期信号が挿入されていること
が必要である。同期信号としては１フレーム内の
特定のビツトを用いる方法、１フレーム内の特定
のチヤネルに同期パターンを挿入する方法等が実
現される。本実施例では後者を用いた場合の構成
を示す。同期パターンは各入力ハイウエイのチヤ
ネル０に置かれているものとする。

フレーム同期が取れていない状態ではスピーチ
メモリ１７３への書き込みタイミングのズレ（書
き込みがチヤネル毎に行なわれないで２つのチヤ
ネルにまたがつてしまう）と、第２図ｂに示すよ
うにスピーチメモリ１７３内でのチヤネル単位で
のズレが発生する。以下、第１図により、上記２
つのズレをどのように補正してフレーム同期を取
るかを説明する。各ハイウエイに対応する同期制
御回路１６０〜１６７内のカウンタは10ビツトで
あり、この上位３ビツトで可変遅延シフトレジス
タ１１０〜１１７の遅延量を制御し、下位７ビツ
トでスピーチメモリ１７３の書き込みアドレスを
修飾する。即ち、上位３ビツトでビツト単位のズ
レを補正し、下位７ビツトでチヤネル単位のズレ
を補正する。ここで説明の都合上ビツト単位のズ
レは補正された状態を考える。一致検出回路１８
９は同期制御回路１６０〜１６７内のカウンタの
下位７ビツトとカウンタ１９２の上位７ビツトを
比較し、一致している場合は高（以下Ｈと略称）
レベルを出力する。一方、同期検出回路１７８は
ラツチ１７２の出力が同期パターンと一致してい
るかどうかを検出する。同期制御回路１６０〜１
６７は一致検出回路１８９の出力が“Ｈ”の時、
同期検出回路１７８の出力を参照し、同期パター
ンを検出している場合にはカウンタ１６０〜１６
７の値をそのまま保持し、同期パターンを検出し
ない場合には、カウンタ１６０〜１６７をカウン
トアツプする。今、チヤネル単位のズレは第２図
ｂのようになつているものとし、ハイウエイ０に
ついて考えるものとする。図からわかるように、
チヤンネル０では１チヤンネル周期遅れているか
ら同期制御回路１６０内のカウンタの下位７ビツ
トは“0000001”で停止する。したがつて、この
値をカウンタ１９２の上位７ビツトから差し引い
て（減算の結果が負になる場合はMOD１２８の
演算を行う）スピーチメモリ１７３の書き込みア
ドレスとすれば、スピーチメモリ１７３の内容は
第２図ａのようになり、フレーム同期を取ること
ができる。同期制御回路１６０〜１６７内のカウ
ンタの下位７ビツトを０から127まで変化させて
も同期が取れない場合はスピーチメモリへの書き
込みタイミングが各チヤネルの開始点と同期して
いないためで、可変遅延シフトレジスタ１１０〜
１１７の遅延量を変化させる必要がある。この遅
延量は同期制御回路１６０〜１６７内のカウンタ
の上位３ビツトで制御され、遅延量は０〜７ビツ
トの範囲内で変化する。１チヤネルは８ビツトで
あるから、０〜７ビツトの遅延量調整で同期を取
ることができる。したがつて、チヤネル単位での
調整用の７ビツトと合わせて、10ビツトのカウン
タでフレーム同期を取ることが可能となる。

第３図は第１図の回路のタイミングを説明する
ためのタイムチヤート図である。時分割スイツチ
は8.192MHzの２相クロツクφ₁，φ₂を基本クロツ
クとして動作する。カウンタ１９２はφ₁の立ち
上がりでカウントアツプされ、０から1023まで変
化する。マルチプレクサ１７１はこのカウンタ１
９２の下位３ビツトを用いて入力ハイウエイIN
０〜７を順次選択する。ラツチ１７２からは第２
図に示すように入力ハイウエイ０〜７のデイジタ
ル情報が出力される。第３図下半分のタイミング
図はわかりやすくするため、ハイウエイIN０の
分のみ示している。カウンタ１９２の値が8k
（ｋ：整数）の時、カウンタ１９２の出力を用い
てコントロールメモリ１８１を読み出し、又、同
時にフレーム同期回路１０において、入力ハイウ
エイIN０に相当する同期制御回路１６０内の１
つのカウンタを選択する。ラツチ１３０はラツチ
１８８出力の上位３ビツトを保持して可変遅延シ
フトレジスタ１１０の遅延量を決定する。一方、
減算器１８０はラツチ１８６出力の上位７ビツト
から、フレーム同期用の補正量であるラツチ１８
８出力の下位７ビツトを減算してスピーチメモリ
１７３の書き込みアドレスを生成する。また、同
期制御回路１６０はラツチ１７９，１９０，１９
１で時間調整された同期検出回路１７８、一致検
出回路１８９の出力を用いて、必要ならばカウン
トアツプを行う。以上説明した動作がパイプライ
ン的に実行され、全入力ハイウエイのフレーム同
期を取ることができる。

第４図は第１図の同期制御回路１６０の構成を
更に詳しく示したものであり、第５図は第４図内
で用いられているタイミング信号Si（０≦ｉ≦７）
とφ₁，φ₂、カウンタ１９２出力との関係を示し
た図である。また、第６図は同期制御回路の動作
を示すフローチヤートである。

第４図において３０１は第１図のラツチ１９１
出力で、一致が検出された時に“Ｈ”レベルとな
る。また、３０２は第１図のラツチ１７９の出力
であり、同期パターンを検出した場合に“Ｈ”レ
ベルとなる。更に３１６は同期が取れているか、
外れているかを示すフリツプフロツプ
（SYNCFF）、３１２は前方、後方保護を行うた
めのカウンタ（ECNT）、３２３は第１図の可変
遅延シフトレジスタ１１０〜１１７の遅延量とス
ピーチメモリ１７３の書き込みアドレスの修飾量
を決定する10ビツトのカウンタ（DCNT）、３１
８，３１９はDCNT３２３の下位７ビツトから
上位３ビツトへ桁上げを検出するためのフリツプ
フロツプ、３０６は前記桁上げのあつた場合に
DCNT３２３のカウントアツプを阻止するため
のフリツプフロツプである。フリツプフロツプ３
０６，３１６，３１８において、Ｓ，Ｒ，Ｑはそ
れぞれセツト入力、リセツト入力、データ出力を
示し（RSフリツプフロツプ）、フリツプフロツプ
３１９においてCK，Ｄ，Ｑはそれぞれクロツク
入力、データ入力、データ出力を示す。

以下、第６図を参照して第４図の動作を説明す
る。同期が取れた状態ではSYNCFF３１６の出
力は“Ｈ”レベルであり、一致検出３０１が
“Ｈ”の時に同期検出３０２が“Ｈ”レベルの場
合はECNT３１２をリセツトする。同期検出３
０２が“Ｌ”レベルの時は同期パターンが検出で
きないわけであるが、伝送路の雑音等によるビツ
ト誤りによつて同期外れとなるのを防ぐため（前
方保護）ECNT３１２をカウントアツプし、
ECNT３１２が４に達した時に同期外れとみな
して、SYNCFF３１６をリセツトする。同期外
れ状態では一致検出３０１が“Ｈ”レベルの時に
同期検出３０２が“Ｌ”の場合はDCNT３２３
をカウントアツプする。ここでDCNT３２３を
カウントアツプした時に上位３ビツトで変化があ
ると可変遅延シフトレジスタの遅延量が変化し、
入力デイジタル情報が破壊されるからPSFF３０
６をセツトし、８クロツク間隔後での同期制御回
路の動作を禁止する。PSFF３０６のセツト信号
はANDゲート３２６とフリツプフロツプ３１９，
３１８でDCNT３２３の下位７ビツトがすべて
“１”でDCNT３２３にカウントアツプ信号が入
つたことを検出し、Ｓ４とAND３１４を取るこ
とで発生できる。同期検出３０２が“Ｈ”レベル
の場合はECNT３１２をカウントアツプし、こ
れが４に達した時に（後方保護）SYNCFF３１
６をセツトし、同期保持状態とする。第４図の同
期制御回路は入力ハイウエイIN０に対応するも
ので、タイミング信号としてＳ１〜Ｓ４を用いて
いるが、これをずらして使用する（例えば、入力
ハイウエイIN１にはＳ２〜Ｓ５を用いる）こと
により、入力ハイウエイIN１〜IN７用の同期制
御回路を構成することができる。

〔発明の効果〕

以上述べたように、本発明によればハイウエイ
毎のフレーム同期回路を使用せずに、またチヤネ
ル同期とフレーム同期とを同時に制御することが
可能となり、同期回路のハードウエアを大幅に削
減することができる。

【図面の簡単な説明】

第１図は本発明によるフレーム同期回路の一実
施例を示す図、第２図はスピーチメモリの内容を
示す図、第３図は第１図の回路の動作タイミング
を示す図、第４図は第１図の同期制御回路の詳細
を示す図、第５図は第４図で使用されるタイミン
グ信号の説明図、第６図は第４図の回路の動作を
示すフローチヤートである。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ時分割多重された複数チヤネルのデ
   イジタル情報を含むフレーム信号を伝送する複数
   の入力ハイウエイおよび複数の出力ハイウエイ
   と、 上記複数の入力ハイウエイを介して入力された
   デイジタル情報をチヤネル単位で記憶するための
   記憶手段と、 上記記憶手段へのデイジタル情報の書き込みと
   読み出しを制御するための制御手段とを有し、 上記記憶手段を介して任意の入力ハイウエイの
   任意チヤネルのデイジタル情報を任意の出力ハイ
   ウエイの任意のチヤネルに出力するようにした時
   分割スイツチにおいて、 上記各入力ハイウエイ毎に設けられた信号遅延
   手段と、 上記各信号遅延手段から出力された複数ハイウ
   エイのデイジタル情報をチヤネル単位で多重化す
   るための多重化手段と、 上記多重化手段の出力信号からフレーム同期信
   号を検出するための同期信号検出手段と を有し、上記制御手段が、上記同期信号検出手段
   による各入力ハイウエイの同期信号の検出状態の
   応じて、上記信号遅延手段の信号遅延量と、上記
   記憶手段へのデイジタル情報の書き込み、もしく
   は読み出しのためのアドレスを調整することを特
   徴とする時分割スイツチ。 ２ 前記制御手段が、前記同期信号検出手段によ
   る同期信号の検出状態を前記各ハイウエイ対応に
   記憶するための手段を有し、上記状態情報に基づ
   いて、前記信号遅延手段の信号遅延量と、上記記
   憶手段へのデイジタル情報の書き込み、もしくは
   読み出しのアドレスを各ハイウエイ対応に調整す
   ることを特徴とする第１項に記載の時分割スイツ
   チ。 ３ 前記同期信号検出状態記憶手段が、ハイウエ
   イ対応に設けられた所定ビツト数のカウンタから
   なり、 上記各カウンタが、前記同期信号検出手段で検
   出した当該ハイウエイの同期信号の位置と時分割
   スイツチ内での同期信号の基準位置との位相差を
   チヤネル周期を単位としたカウンタ値で記憶する
   ための第１のビツト群と、当該ハイウエイでの同
   期信号未検出の期間をフレーム周期を単位とした
   カウンタ値で記憶するための第２のビツト群とを
   有し、 上記第１のビツト群が示す値に応じて、前記記
   憶手段へのデイジタル情報の書き込み、もしくは
   読み出しのためのアドレスがチヤネル単位で調整
   され、上記第２のビツト群が示す値に応じて、前
   記信号遅延手段の遅延量がビツト単位で調整され
   るようにしたことを特徴とする第２項に記載の時
   分割スイツチ。