JPH0656989B2 - 複数チャネルの遅延補正方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数チャネルの遅延補正方法に係り、特にディ
ジタル通信システムにおいて複数チャネルを用いて送受
されるディジタル信号の間の時間差の補正に適した遅延
補正方法に関する。

［従来の技術］ ＩＳＤＮディジタル交換網等のディジタル通信システム
では、例えばステレオ音声を送るのに、各チャネルの信
号に対して別々の送信チャネルが使われる。この時、各
チャネルは受信点までの間にどういう伝送経路をとるか
は判らず、互いに異なった経路で送られるのが普通であ
る。この場合、受信点では受け取った各チャネル信号の
間の時間差がもとのステレオ音声のときのものと異なっ
てしまうから、各チャネル間の時間差を補正する必要が
ある。

このための遅延補正方法の従来例を第２図に示す。同図
では３つのチャネルの間の補正を示しており、各チャネ
ル用の遅延補正回路１１０〜１３０はクロックＣＬ及び
オクテットクロック（クロックＣＬ８個に１個のクロッ
ク）ＯＣに同期して動作し、それぞれのチャネルからの
入力データＤ_in１〜Ｄ_in３を監視し、フレームの先頭を
示すフレーム同期信号を検出する。そして互いに連絡線
３００を介してチャネルの同期信号も取り込むことによ
って自分のチャネルがどれだけの遅延量を必要としてい
るかを判断する。これと同時に各遅延補正回路１１０〜
１３０は、入力データＤ_in１〜Ｄ_in３をそれぞれのチャ
ネル用に設けられたメモリ２１０〜２３０へ書き込み指
令ＷＲ、アドレスＡＤを出力して書き込む。そして上記
遅延量だけそれぞれ遅れたタイミングで読み出し指令Ｒ
Ｄを出力し、メモリから読みだしたデータを出力データ
Ｄ_out１〜Ｄ_out３としてそれぞれ出力する。

［発明が解決しようとする課題］ 上記従来方式では、各チャネル毎にバッファメモリを配
置するため、回路が大きくなってしまう問題点があっ
た。とくに最近のメモリは容量の大きなものになってい
るが、各チャネルで使うのはそのごく一部で無駄が大き
くなる。

［課題を解決するための手段］ 上記の目的を達成するために、本発明においては、ビッ
ト単位で同期した複数個のディジタルデータ各々を入力
データとした入力データ対応の補正回路と、該補正回路
で共通に使用するために各補正回路用のエリアを割り付
けられた共有メモリと、上記補正回路の各々が衝突せず
に上記共有メモリへアクセスするようにするための制御
用信号を出力するアクセス割当回路とを設けると共に、
上記補正回路の各々において、当該回路への入力データ
のフレーム同期信号の検出と該検出信号の他の補正回路
への連絡、及び該連絡によって得た各入力データのフレ
ーム同期信号の間の時間差の検出を行い、続いて各補正
回路において、上記入力データに、該データを上記制御
用信号に従って上記共有メモリの当該エリアへ書き込ん
だ後読みだすという動作によって、上記制御用信号のも
とで許された時間単位で可能な時間差の遅延を与え、さ
らに該遅延で補正しきれない残留時間差をデータのビッ
ト単位で補正することによって上記各入力データのフレ
ーム同期信号が同一時刻に上記各補正回路から出力され
るようにした。

［作用］ 各チャネル間の時間差の検出とこの時間差のメモリを用
いた補正の方法は、原理的には従来と同じである。本発
明で各チャネルのメモリを１つの共有メモリとしたの
で、それへの各補正回路からのアクセスを時分割で衝突
しないように行えばよい。このための制御がアクセス割
当回路からの制御用信号で行われており、メモリを共用
したことで不用なメモリ使用をなくして経済化がはかれ
る。

［実施例］ 以下、本発明を実施例により詳細に説明する。第１図は
本発明の方法を適用した遅延補正システムの一実施例を
示すブロック図で、第２図と同じく３チャネルの場合で
ある。本実施例では共有メモリ２００を各チャネルで共
有することによって遅延補正を行うもので、そのために
メモリアクセス割当回路４００を設け、その制御によっ
て各遅延補正回路１０１〜１０３は共有メモリ２００を
時分割に使用する。メモリアクセス割当回路４００は上
記制御のために、各遅延補正回路１０１〜１０３の共有
メモリ２００へのアクセスを許可するイネーブル信号Ｅ
１〜Ｅ３と、その許可時間内の読み出し（Ｒ）／書き込
み（Ｗ）を指定する制御信号Ｒ／Ｗとを各遅延補正回路
１０１〜１０３へ出力する。

第３図は遅延補正回路１０１〜１０３の１つ（いづれも
同一構成）の構成例を示すブロック図である。本回路で
はフレーム同期検出回路７００は入力データＤ_inの先頭
位置（同期信号）を検出して検出信号ＦＤ_outを出力す
る。遅延量算出回路８００は、上記検出信号ＦＤ_outと
他の遅延補正回路で検出されて連絡線３００経由で送ら
れてきた検出信号ＦＤ_inとから当該入力データＤ_inに与
えるべき遅延量を算出する。ここで本実施例では、共有
メモリ２００に対しては、データ８ビットを１ワードと
して、１つのアドレスに１ワードづつのアクセスが行わ
れるものとする。そして上記遅延量はａワード＋ｂビッ
ト（ａ：ワード遅延量、ｂ：ビット遅延量、ともに整数
でａ≧０、８＞ｂ≧０）という形の量で算出されるもの
とする。

第３図のデータ制御回路５００の構成を第４図に示す。
この回路は入力データを共有メモリへ転送し、また共有
メモリのデータを出力データとして取り出すもので、ま
ず入力データＤ_in（シリアルデータ）をＳ／Ｐ変換器５
０１でパラレルデータに変換してレジスタ５０２へ格納
する。この格納されたデータ（１ワード）はイネーブル
信号Ｅがオンとなりかつ制御信号Ｒ／Ｗが書き込み指定
をし、さらに後述のアドレス制御回路６００からアドレ
スが指定されたときに双方向バッファ５０３を経由して
共有メモリ２００の指定アドレスへ書き込まれる。また
イネーブル信号Ｅがオン、制御信号Ｒ／Ｗが読み出しを
指示したときには、アドレス制御回路６００から出力さ
れたアドレスのデータ１ワードが共有メモリ２００から
読み出され、双方向バッファ５０３経由でレジスタ５０
４へ格納される。このデータはＰ／Ｓ変換器５０５でシ
リアルデータに変換され、セレクタ５０６で先に計算さ
れた所要遅延量の内のビット遅延量ｂに相当するビット
数だけの遅延を与えられ、出力データＤ_outとして出力
される。

第５図は、第３図のアドレス制御回路６００の構成を示
すブロック図で、データ制御回路５００による共有メモ
リ２００アクセス時のアドレスを指定するとにより、ワ
ード遅延量ａに相当する遅延をデータに与える制御が行
われる。また第６図は共有メモリ２００のデータ構成を
示すもので、第１図の遅延補正回路１０１〜１０３の各
々に対応するチャネルをチャネル１〜３と呼ぶと、共有
メモリ２００にはこの各チャネル用のエリアが確保され
ている。その各エリアの先頭アドレスをオフセットＯＦ
Ｓ１〜ＯＦＳ３、各エリアの大きさをＡＲ１〜ＡＲ３と
すると、第５図のレジスタ６０１には該当する大きさＡ
Ｒが、レジスタ６０４には該当するオフセットＯＦＳが
格納されている。

アドレス制御回路６００の動作は次の通りである。まず
カウンタ６０３はオクテットクロックＯＣをカウントす
る。そのカウント値ｘはレジスタ６０１に格納されたチ
ャネルの大きさＡＲと比較器６０２で比較され、ｘ＝Ａ
Ｒになったときにクリア信号が出力されてカウンタ６０
３はリセットされｘ＝０にもどる。従ってカウンタ６０
３出力のカウント値ｘにレジスタ６０４のオフセットＯ
ＦＳを加算器６０５で加算したアドレスＸＷは、クロッ
クＯＣを次々カンウントしたとき当該チャネルに割り当
てられた共有メモリ上のエリア内をサイクリックに移動
する。このアドレスＸＷは書き込みアドレスであり、制
御信号Ｒ／Ｗが書き込みを指定し、かつイネーブル信号
Ｅがオンのとき（これはクロックＯＣ１つごとに、他チ
ャネルと重ならないようにメモリアクセス割当回路４０
０から与えられる）、セレクタ６１０、スリーステード
バッファ６１１経由で共有メモリ２００へ送られる。一
方、減算器６０６はカウンタ出力ｘから遅延量算出回路
８００（第３図）で算出されたワード遅延量ａを差し引
き、同時にその結果が正または０なら“１”、負なら
“０”となる信号Ｃを出力する。減算器６０６の出力は
セレクタ６０８へ送られ、また加算器６０７でレジスタ
６０１の値ＡＲと加算されてセレクタ６０８へ送られ
る。セレクタ６０８は信号Ｃが“１”のときは減算器６
０６の出力を、“０”のときは加算器６０７の出力を選
択する。カウンタ出力ｘは当該チャネルに割り当てられ
たエリアのオフセットを基準とした相対アドレスを示し
ているから、減算器６０６出力が正または０のとき（Ｃ
＝“１”）は、この出力アドレスは同じエリア内にあ
り、アドレスＸＷで共有メモリ２００に書き込まれたワ
ードよりもａオクテットクロック前に書き込まれたワー
ドの相対アドレスを指している。また減算器６０６出力
が負のとき（Ｃ＝“０”）は、共有メモリへの書き込み
は各エリアでサイクリックに行われているから、減算器
出力に当該エリアの大きさＡＲを加えた加算器６０７出
力がやはりアドレスＸＷに書き込まれたワードよりもａ
オクテットクロック前に書き込まれたワードを指してい
る。但しワード遅延量ａは常にエリアの大きさＡＲより
も小さくなるように各エリアの大きさが設定されている
とする。従ってセレクタ６０８は常にアドレスＸＷのワ
ードよりもａオクテットクロック前に当該エリアに書き
込まれたワードの、オフセットを基準とした相対アドレ
スを示しているから、これにオフセットＯＦＳを加算器
６０９で加えたアドレスＸＲは、常にアドレスＸＷのワ
ードよりａワード前に書き込まれたデータのアドレスで
あり、これはアドレスＸＷへの書き込みと同じオクテッ
トクロックで信号Ｒ／Ｗがリードを指示しているとき
に、セレクタ６１０、スリステートバッファ６１１を介
して共有メモリ２００へ与えられる。従って本アクセス
制御回路は、あるオクテットクロックのサイクルでアド
レスＸＷに１ワード書き込み、ａワード前に書き込んだ
アドレスＸＲのワードを読み出すことで、ａワードの遅
延を当該チャネルのデータに与えることができる。

以上で第１図の実施例の構成と各回路の動作を述べた
が、次に本実施例の全体の動作を第７図のタイムチャー
トを用いて説明する。まず第１図のメモリアクセス割当
回路４００の出力するイネーブル信号Ｅ１〜Ｅ３は、第
７図に示したようにオクテットクロックＯＣの一周期を
三等分して順次オン（ハイレベル、以下同様）となる信
号で、これが排他的にオンすることで各遅延補正回路１
０１〜１０３による共有メモリアクセスの衝突が排除さ
れている。そして各イネーブル信号の１つのオン期間に
は、メモリアクセス割当回路４００からの制御信号Ｒ／
Ｗは書き込みＷ、読み出しＲが１回づつオンする。従っ
て各遅延補正回路１０１〜１０３は、１オクテットクロ
ックの間に１回づつ、共有メモリ２００への書き込み
（Ｗ）及び読み出し（Ｒ）を行うように制御される。

次に各チャネルの入力データＤ_in１〜Ｄ_in３が第７図に
その一部を示したように、時間的にずれて入力されたと
する。ここで、入力データの１ますは１ビットを示し、
その中の数字０、±１、・・・はフレームの先頭（フレ
ーム同期信号）の番号を０としたときの相対的ビット位
置を示す番号である。第７図の例では入力データＤ_in１
は、入力データＤ_in２より２ワード＋１ビット（＝１７
ビット）遅れており、入力データＤ_in３より７ビット遅
れている。第３図で示した遅延量算出回路８００は、こ
れら３つのチャネルで検出された同期信号を取り込ん
で、自チャネルが一番遅れているとき遅延量＝０を出力
し、そうでないときは一番遅れているチャネルとの差を
遅延量として出力する。従って第７図の場合、補正回路
１０１ではワード遅延量ａ、ビット遅延量ｂともに０、
補正回路１０２ではａ＝２、ｂ＝１、補正回路１０３で
はａ＝０、ｂ＝７が遅延量算出回路８００により算出さ
れる。そうするとこのとき補正回路１０１、つまりチャ
ネル１のアドレス制御回路では、ワード遅延量ａ＝０で
あるので、同一オクテットクロックにおいては第５図の
書き込みアドレスＸＷと読み出しアドレスＸＲは同一と
なる。オクテットクロックＯＣの周期Ｉではともにｎ−
３、周期IIではともにｎ−２、・・・というアドレスで
共有メモリ２００をアクセスする。ここでこれらのアド
レスが第６図のチャネル１のエリア内にあることはいう
までもない。一方、補正回路１０２、つまりチャネル２
のアクセス制御回路では、ワード遅延量ａ＝２であるか
ら、同一オクテットクロックでは書き込みアドレスＸＷ
よりも読み出しアドレスＸＲが常に２小さい。第７図の
アドレスＡＤ２はこれを示している。

以上のようにアドレスが与えられたときのデータ制御回
路５００の動作を見ると、第７図のオクテットクロック
ＯＣの周期IIIに入力された入力データＤ_in１の−２〜
５番目の８ビット（フレーム周期信号を含む１ワード）
は、その直後のオクテットクロックの周期IVの立ち上が
りで第４図レジスタ５０２から双方向バッファ５０３へ
セットされ（パラレルデータ）同じ周期IVのイネーブル
信号Ｅ１と書き込み信号Ｗにより共有メモリ２００のｎ
番地へ書き込まれる。そしてその書き込み直後の読み出
し信号Ｒによってすぐ読み出され、レジスタ５０４にセ
ットされる。このワードは次の周期Ｖのオクテットクロ
ックによりレジスタ５０４から読み出され、Ｐ／Ｓ変換
器５０５でシリアルデータに変換されて、丁度周期Ｖ内
の時間にデータＪ_out１として出力される。その後セレ
クタ５０６によるビット遅延量ｂの遅延が行われるが、
チャネル１ではｂ＝０であるチャネル１の出力Ｄ_out１
はＪ_out１と同じ位相にある。一方、チャネル２の周期
Ｉに入力されたフレーム同期信号を含む−１〜６番目の
８ビット＝１ワードは、周期IIのイネーブル信号Ｅ２が
オンの時の書き込み信号Ｗによって共有メモリ２００の
アドレスｍへ書き込まれる。これが読み出されるのは、
アドレス制御回路で読み出しアドレスＸＲが２ワード遅
らされることにより、読み出しのアドレスＸＲがｍとな
る周期IVのときであり、これがデータ制御回路のＰ／Ｓ
変換器５０５の出力Ｊ_out２として現れるのは上記読み
出しの次の周期Ｖである。そしてこれがセレクタ５０６
でビット遅延量ｂ＝１ビットだけ遅らされてチャネル２
出力Ｄ_out２となる。こうしてチャネル１、２の出力Ｄ
_out１、２のフレーム同期信号は同一クロックのタイミ
ングに揃って出力される。第７図ではチャネル３につい
ては図示を省略したが、動作は全く同様である。

本実施例によれば、例えば複数チャネルのステレオ信号
の各チャネルが異なる伝送経路で送信されて時間差が生
じたときに、それら各チャネル間の時間差を確実に補正
でき、そのために使うメモリは複数チャネルに対して１
個ですますことができる。

第８図は複数チャネルのデータ列を１つのビットストリ
ームにまとめる、いわゆるバルクモードでの本発明の動
作例を示すものである。この例では、１オクテット周期
の間に１６個のクロックＣＬが入り、１６ビットの入力
データＤ_inが入力される。この入力データＤ_inは２チャ
ネルのデータからなり、各チャネルの１ワード（８ビッ
ト）づつが交互に並んだビットストリームであり、かつ
チャネル１のビットにはフレーム同期信号を０とした相
対番号±１、±２、・・・が付けられ、チャネル２のビ
ットにはフレーム同期信号を０動鹸′とした相対番号±
１′、±２′、・・・が付けられている。システムは第
１図の構成で遅延補正回路１０３を除いたもので、入力
データＤ_inは２つの補正回路１０１、１０２の双方の入
力データＤ_in１、Ｄ_in２となる。メモリアクセス割当回
路４００は２つの相補的なイネーブル信号Ｅ１、Ｅ２を
各チャネルへ出力し、また書き込み信号Ｗ、読み出し信
号Ｒを交互に出力する（第８図では制御信号Ｒ／Ｗは省
略）。各補正回路１０１、１０２は自回路内へ１つだけ
のチャネルデータを取り込むために、その内部のデータ
制御回路のＳ／Ｐ変換器５０１へのクロックＣＬ（第４
図）をそのチャネルへのイネーブル信号Ｅ１またはＥ２
がオンのときだけ入力するようにする。これによって入
力データＤ_in中のチャネル１のデータは補正回路１０１
のレジスタ５０２へ、チャネル２のデータは補正回路１
０２のレジスタ５０２へ取り込まれる。またフレーム周
期検出回路７００も当該チャネルのフレーム周期信号の
みを同様にして検出するようにする。第８図の例ではチ
ャネル１の方がチャネル２のデータに比べ２ワード＋３
ビット遅れているから、チャネル２の遅延量算出回路８
００はワード遅延量ａ＝２を出力する。これによってチ
ャネル１、２の各アドレス制御回路からの出力アドレス
は、第７図と同様にチャネル１では書き込みＷと読み出
しＲが同一イネーブル信号内で同じとなり、チャネル２
では読み出しアドレスが書き込みのそれより２小さくな
る。こうして各チャネルのデータは共有メモリへの書き
込み、読み出しを経てＰ／Ｓ変換器５０５の出力Ｊ_out
１、Ｊ_out２のようになる。ここで第７図の場合と同
様、チャネル２でビット遅延量３ビットの補正をしたの
では、各チャネルが交互に並んだとき、１ワードの先頭
位置にフレーム同期信号（番号０、０′）が来ないので
この補正も行う必要がある。このためにはチャネル１の
フレーム同期信号０がメモリアクセス単位の１ワードの
３番目にあることに着目し、チャネル１を６ビット遅ら
せてアクセス単位の１ワードの先頭に来るようにする。
つまり２つのチャネル間の時間差に関係なく、チャネル
１ではビット遅延量＝６をデータ制御回路のセレクタ５
０６へ与える。これに伴ってチャネル２はチャネル間の
時間差から求められた３ビットと合わせて９ビットのビ
ット遅延が必要となるが、今の場合１オクテットに１６
ビット入っている関係からそれでは図からも明らかなよ
うに１ワード分遅延が大きくなってしまう。それで９−
８＝１ビットだけチャネル２にビット遅延を与えると、
オクテットクロックＯＣの周期Ｖのようにチャネル１の
０〜７番のビットに続いてチャネル２の０′〜７′番の
ビットが続くようにできる。

［発明の効果］ 本発明によれば、１つのメモリを共有して使用すること
により複数チャネルの時間差の補正が行え、補正装置を
安価に実現できるという効果がある。

【図面の簡単な説明】 第１図は本発明の方法を適用した補正システムの一実施
例を示すブロック図、第２図は従来の補正システムの例
を示すブロック図、第３図は第１図の遅延補正回路の構
成を示すブロック図、第４図及び第５図はそれぞれ第３
図のデータ制御回路及びアドレス制御回路の構成を示す
ブロック図、第６図は共有メモリのエリアの説明図、第
７図は第１図の実施例の全体動作の例を示すタイムチャ
ート、第８図は第１図の変形例の動作を示すタイムチャ
ートである。 １０１〜１０３……遅延補正回路、２００……共有メモ
リ、３００……連絡線、４００……メモリアクセス割当
回路、５００……データ制御回路、６００……アドレス
制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ビット単位で同期した複数個のディジタル
   データ各々を入力データとした入力データ対応の補正回
   路と、該補正回路で共通に使用するために各補正回路用
   のエリアを割り付けられた共有メモリと、上記補正回路
   の各々が衝突せずに上記共有メモリへアクセスするよう
   にするための制御用信号を出力するアクセス割当回路と
   を設けると共に、上記補正回路の各々において、当該回
   路への入力データのフレーム同期信号の検出と該検出信
   号の他の補正回路への連絡、及び該連絡によって得た各
   入力データのフレーム同期信号の間の時間差の検出を行
   い、続いて各補正回路において、上記入力データに、該
   データを上記制御用信号に従って上記共有メモリの当該
   エリアへ書き込んだ後読みだすという動作によって、上
   記制御用信号のもとで許された時間単位で可能な時間差
   の遅延を与え、さらに該遅延で補正しきれない残留時間
   差をデータのビット単位で補正することによって上記各
   入力データのフレーム同期信号が同一時刻に上記各補正
   回路から出力されるようにしたことを特徴とする複数チ
   ャネルの遅延補正方法。
2. 【請求項２】前記補正回路の各々における残留時間差の
   補正時に、前記制御用信号が各補正回路の前記共有メモ
   リへのアクセスを許可する周期的時間帯の１つの先頭
   に、出力データのフレーム同期信号がくるように余分の
   ビット遅延を与えるようにしたことを特徴とする請求項
   １記載の複数チャネルの遅延補正方法。