JPH05129316A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05129316A JPH05129316A JP3291815A JP29181591A JPH05129316A JP H05129316 A JPH05129316 A JP H05129316A JP 3291815 A JP3291815 A JP 3291815A JP 29181591 A JP29181591 A JP 29181591A JP H05129316 A JPH05129316 A JP H05129316A
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- window
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，集積回路のベ
ース・エミッタを微細に形成する方法を目的とする。 【構成】 半導体基体上に第１の絶縁膜４，導電膜８，
第２の絶縁膜10が順次積層された積層膜を形成し，ベー
ス・エミッタ形成領域の積層膜をエッチングして半導体
基体３を露出する窓を形成し，窓の側面に第１の絶縁膜
側壁を形成した後，窓内の半導体基体３表面を選択的に
酸化して酸化膜13を形成し, 次いで第１の絶縁膜側壁を
除去した後窓内に導電体側壁14を形成し，導電体側壁14
上に第２の絶縁膜側壁15を形成して窓を狭めかつ半導体
基体３表面の酸化膜13を除去し，狭められた窓11a から
不純物を半導体基体３に注入しかつ導電体側壁14から不
純物を半導体基体３に拡散させてベース16を形成し，狭
められた窓11a に導電膜17を堆積し，導電膜17を貫通し
てベース16に不純物を導入してエミッタ18を形成するよ
うに構成する。
ース・エミッタを微細に形成する方法を目的とする。 【構成】 半導体基体上に第１の絶縁膜４，導電膜８，
第２の絶縁膜10が順次積層された積層膜を形成し，ベー
ス・エミッタ形成領域の積層膜をエッチングして半導体
基体３を露出する窓を形成し，窓の側面に第１の絶縁膜
側壁を形成した後，窓内の半導体基体３表面を選択的に
酸化して酸化膜13を形成し, 次いで第１の絶縁膜側壁を
除去した後窓内に導電体側壁14を形成し，導電体側壁14
上に第２の絶縁膜側壁15を形成して窓を狭めかつ半導体
基体３表面の酸化膜13を除去し，狭められた窓11a から
不純物を半導体基体３に注入しかつ導電体側壁14から不
純物を半導体基体３に拡散させてベース16を形成し，狭
められた窓11a に導電膜17を堆積し，導電膜17を貫通し
てベース16に不純物を導入してエミッタ18を形成するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，バイポーラトランジスタの製造方法に関す
る。
係り，特に，バイポーラトランジスタの製造方法に関す
る。
【０００２】近年のＬＳＩには高速化，高集積化が要求
される。そのため，ＬＳＩを構成する素子，とりわけト
ランジスタを微細に製造することが要求される。
される。そのため，ＬＳＩを構成する素子，とりわけト
ランジスタを微細に製造することが要求される。
【０００３】
【従来の技術】従来のバイポーラトランジスタの製造に
おいては，まずコレクタ・ベース領域を確定し，その
後，別マスクを用いてエミッタ窓を窓開きしてエミッタ
を形成する。そのため，ベース領域は少なくとも露光装
置の最小線幅よりは小さくならず，コレクタ・ベース間
の容量を小さくすることが困難であった。このことが，
バイポーラトランジスタの高速化，高集積化を妨げる一
要因となっていた。
おいては，まずコレクタ・ベース領域を確定し，その
後，別マスクを用いてエミッタ窓を窓開きしてエミッタ
を形成する。そのため，ベース領域は少なくとも露光装
置の最小線幅よりは小さくならず，コレクタ・ベース間
の容量を小さくすることが困難であった。このことが，
バイポーラトランジスタの高速化，高集積化を妨げる一
要因となっていた。
【０００４】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ベースに対して自己整合的にエミッタ領域を確定
するようにしてベース幅を小さく形成し，高速化，高集
積化に対応しようとするものである。
鑑み，ベースに対して自己整合的にエミッタ領域を確定
するようにしてベース幅を小さく形成し，高速化，高集
積化に対応しようとするものである。
【０００５】
【課題を解決するための手段】図１，図２は，それぞ
れ，実施例を示す工程順断面図（その１），（その２）
を示す。
れ，実施例を示す工程順断面図（その１），（その２）
を示す。
【０００６】上記課題は，半導体基体１，２，３上の一
導電型領域上のベース・エミッタ形成領域を含む領域に
第１の絶縁膜４，第１の導電膜８，第２の絶縁膜10が順
次積層された積層膜を形成する工程と，該積層膜のベー
ス・エミッタ形成領域をエッチングして該半導体基体３
を露出する窓11を形成する工程と, 全面に第３の絶縁膜
を堆積し，それを異方的にエッチングして該窓11の側面
に第１の絶縁膜側壁12を形成し該半導体基体３を露出し
た後，該窓11内の半導体基体３表面を選択的に酸化して
酸化膜13を形成し, 次いで該第１の絶縁膜側壁12を選択
的にエッチングして除去し，次いで全面に反対導電型第
２の導電膜を堆積する工程と，加熱により，該第２の導
電膜に含まれる不純物を該半導体基体３に拡散させて反
対導電型の外部ベース16a を形成する工程と，該第２の
導電膜を異方的にエッチングして該窓11内に該第１の導
電膜８と該半導体基体３を接続する導電体側壁14を形成
する工程と, 全面に第４の絶縁膜を堆積した後，それを
異方的にエッチングしかつ前記酸化膜13をエッチングし
て該導電体側壁14上に第２の絶縁膜側壁15を形成して狭
められた窓11a を形成しかつ該狭められた窓11a 内の該
半導体基体３表面を露出する工程と，該狭められた窓11
a から不純物を注入して該半導体基体３に反対導電型の
内部ベース16b を形成する工程と, 該狭められた窓11a
に第３の導電膜17を堆積し，該第３の導電膜17を貫通し
て該内部ベース16b に不純物を導入して一導電型のエミ
ッタ18を形成する工程とを有する半導体装置の製造方法
によって解決される。
導電型領域上のベース・エミッタ形成領域を含む領域に
第１の絶縁膜４，第１の導電膜８，第２の絶縁膜10が順
次積層された積層膜を形成する工程と，該積層膜のベー
ス・エミッタ形成領域をエッチングして該半導体基体３
を露出する窓11を形成する工程と, 全面に第３の絶縁膜
を堆積し，それを異方的にエッチングして該窓11の側面
に第１の絶縁膜側壁12を形成し該半導体基体３を露出し
た後，該窓11内の半導体基体３表面を選択的に酸化して
酸化膜13を形成し, 次いで該第１の絶縁膜側壁12を選択
的にエッチングして除去し，次いで全面に反対導電型第
２の導電膜を堆積する工程と，加熱により，該第２の導
電膜に含まれる不純物を該半導体基体３に拡散させて反
対導電型の外部ベース16a を形成する工程と，該第２の
導電膜を異方的にエッチングして該窓11内に該第１の導
電膜８と該半導体基体３を接続する導電体側壁14を形成
する工程と, 全面に第４の絶縁膜を堆積した後，それを
異方的にエッチングしかつ前記酸化膜13をエッチングし
て該導電体側壁14上に第２の絶縁膜側壁15を形成して狭
められた窓11a を形成しかつ該狭められた窓11a 内の該
半導体基体３表面を露出する工程と，該狭められた窓11
a から不純物を注入して該半導体基体３に反対導電型の
内部ベース16b を形成する工程と, 該狭められた窓11a
に第３の導電膜17を堆積し，該第３の導電膜17を貫通し
て該内部ベース16b に不純物を導入して一導電型のエミ
ッタ18を形成する工程とを有する半導体装置の製造方法
によって解決される。
【０００７】
【作用】本発明では，エミッタはベースに対して自己整
合的に形成され，エミッタ形成のた．の特別のマスクを
必要としない。したがって，ベース領域は従来のような
エミッタ形成のためのマスク合わせマージンが必要でな
く，狭く形成することができる。それゆえ，コレクタ・
ベース間の容量を小さくすることができ，バイポーラト
ランジスタの高速化，高集積化を進めることができる。
合的に形成され，エミッタ形成のた．の特別のマスクを
必要としない。したがって，ベース領域は従来のような
エミッタ形成のためのマスク合わせマージンが必要でな
く，狭く形成することができる。それゆえ，コレクタ・
ベース間の容量を小さくすることができ，バイポーラト
ランジスタの高速化，高集積化を進めることができる。
【０００８】また，本発明では窓11内に第１の導電膜８
と半導体基体３を接続する導電体側壁14を形成するに先
立って，窓11内の半導体基体３表面を選択的に酸化して
酸化膜13を形成している。このようにすることにより，
第２の導電膜を異方的にエッチングして導電体側壁14を
形成する時に酸化膜13がストッパとなり，半導体基体３
表面にダメージを与えることがない。
と半導体基体３を接続する導電体側壁14を形成するに先
立って，窓11内の半導体基体３表面を選択的に酸化して
酸化膜13を形成している。このようにすることにより，
第２の導電膜を異方的にエッチングして導電体側壁14を
形成する時に酸化膜13がストッパとなり，半導体基体３
表面にダメージを与えることがない。
【０００９】
【実施例】図１(a) 〜(e) は実施例を示す工程順断面図
（その１），図２(f) 〜(i) は実施例を示す工程順断面
図（その２）である。
（その１），図２(f) 〜(i) は実施例を示す工程順断面
図（その２）である。
【００１０】以下，これらの図を参照しながら実施例に
ついて説明する。 図１(a) 参照 従来の方法によりｐ型Ｓｉ基板１にｎ+ 型のコレクタ埋
込み層２を形成し，その上に厚さ 0.8〜2.0 μｍ，不純
物（Ｐ）濃度１×１０15〜２×１０17cm-3のｎ型エピタ
キシャル層３を成長する。
ついて説明する。 図１(a) 参照 従来の方法によりｐ型Ｓｉ基板１にｎ+ 型のコレクタ埋
込み層２を形成し，その上に厚さ 0.8〜2.0 μｍ，不純
物（Ｐ）濃度１×１０15〜２×１０17cm-3のｎ型エピタ
キシャル層３を成長する。
【００１１】表面を 900℃で約 300Å酸化した後，ＣＶ
Ｄ法によりＳｉ3 Ｎ4 膜を約1000Å成長させ，マスクを
用いてコレクタ・コンタクト部のみＳｉ3 Ｎ4 膜を残
し，その他をエッチングして除去する。その後1000℃の
ウエット酸素中で酸化して厚さ約4000Åのフィールド酸
化膜４を形成し，Ｓｉ3 Ｎ4 膜をりん酸ボイルにより除
去する。
Ｄ法によりＳｉ3 Ｎ4 膜を約1000Å成長させ，マスクを
用いてコレクタ・コンタクト部のみＳｉ3 Ｎ4 膜を残
し，その他をエッチングして除去する。その後1000℃の
ウエット酸素中で酸化して厚さ約4000Åのフィールド酸
化膜４を形成し，Ｓｉ3 Ｎ4 膜をりん酸ボイルにより除
去する。
【００１２】図１(b) 参照 従来の方法により素子分離帯を形成する。まず深さ約
5.0μｍのトレンチを堀り，熱酸化して酸化膜５を形成
した後ポリＳｉ層６を埋め込み，上部にキャップ酸化膜
を形成する。
5.0μｍのトレンチを堀り，熱酸化して酸化膜５を形成
した後ポリＳｉ層６を埋め込み，上部にキャップ酸化膜
を形成する。
【００１３】マスクを用いてコレクタコンタクト部にり
んイオン（Ｐ+ ）を加速エネルギー８０keV,ドーズ量２
×１０15箇cm-2でイオン注入し，その後，1100℃，約60
分のＮ2 中アニールを行う。これによりコレクタコンタ
クト７が形成される。
んイオン（Ｐ+ ）を加速エネルギー８０keV,ドーズ量２
×１０15箇cm-2でイオン注入し，その後，1100℃，約60
分のＮ2 中アニールを行う。これによりコレクタコンタ
クト７が形成される。
【００１４】図１(c) 参照 コレクタコンタクト部の酸化膜をエッチングして除去し
た後，ＣＶＤ法により全面に厚さ約3000ÅのポリＳｉ膜
を成長する。次に，マスクを用いてポリＳｉ膜をエッチ
ングし，コレクタコンタクト７上にポリＳｉ膜８，フィ
ールド酸化膜４上にベース引出し電極となるポリＳｉ膜
８を残す。
た後，ＣＶＤ法により全面に厚さ約3000ÅのポリＳｉ膜
を成長する。次に，マスクを用いてポリＳｉ膜をエッチ
ングし，コレクタコンタクト７上にポリＳｉ膜８，フィ
ールド酸化膜４上にベース引出し電極となるポリＳｉ膜
８を残す。
【００１５】次に，マスクを用いてベース引出し電極と
なるポリＳｉ膜８へはボロンイオン（Ｂ+ ）を加速エネ
ルギー２５keV,ドーズ量１×１０15〜１×１０16箇cm-2
でイオン注入し，コレクタコンタクト７上のポリＳｉ膜
８へはヒ素イオン（Ａｓ+）を加速エネルギー７０keV,
ドーズ量１×１０15〜１×１０16箇cm-2でイオン注入す
る。
なるポリＳｉ膜８へはボロンイオン（Ｂ+ ）を加速エネ
ルギー２５keV,ドーズ量１×１０15〜１×１０16箇cm-2
でイオン注入し，コレクタコンタクト７上のポリＳｉ膜
８へはヒ素イオン（Ａｓ+）を加速エネルギー７０keV,
ドーズ量１×１０15〜１×１０16箇cm-2でイオン注入す
る。
【００１６】図１(d) 参照 全面に厚さ約1000ÅのＳＯＧ層９を形成して平坦化した
後，ＣＶＤ法により全面に厚さ4000ÅのＳｉＯ2 膜10を
形成する。
後，ＣＶＤ法により全面に厚さ4000ÅのＳｉＯ2 膜10を
形成する。
【００１７】次に，ベース・エミッタ形成用マスクを用
いてＳｉＯ2 膜10，ポリＳｉ膜８，フィールド酸化膜４
をエッチングし窓11を形成する。窓11の幅は例えば1.0
μｍである。
いてＳｉＯ2 膜10，ポリＳｉ膜８，フィールド酸化膜４
をエッチングし窓11を形成する。窓11の幅は例えば1.0
μｍである。
【００１８】次いで，ＣＶＤ法により厚さ約3000ÅのＳ
ｉ3 Ｎ4 膜を堆積し，それをＲＩＥによりエッチングし
て窓11の側面のみに残しＳｉ3 Ｎ4 側壁12を形成する。
これによりベース・コンタクト領域を確定する。
ｉ3 Ｎ4 膜を堆積し，それをＲＩＥによりエッチングし
て窓11の側面のみに残しＳｉ3 Ｎ4 側壁12を形成する。
これによりベース・コンタクト領域を確定する。
【００１９】図１(e) 参照 次に，窓11内に露出するエピタキシャル層３を 900℃ウ
エット酸素中で酸化し厚さ約1000Åの酸化膜13を形成
し, その後Ｓｉ3 Ｎ4 側壁12をりん酸ボイルでエッチン
グ除去する。
エット酸素中で酸化し厚さ約1000Åの酸化膜13を形成
し, その後Ｓｉ3 Ｎ4 側壁12をりん酸ボイルでエッチン
グ除去する。
【００２０】図２(f) 参照 次に，ポリＳｉ膜を約3000Åの厚さに堆積し, ボロンイ
オン（Ｂ+ ）を加速エネルギー１０keV,ドーズ量１×１
０15箇cm-2程度でイオン注入し， 900℃, ３０分のＮ2
中アニールを行う。ボロンはエピタキシャル層３に拡散
し，外部ベース16a を形成する。
オン（Ｂ+ ）を加速エネルギー１０keV,ドーズ量１×１
０15箇cm-2程度でイオン注入し， 900℃, ３０分のＮ2
中アニールを行う。ボロンはエピタキシャル層３に拡散
し，外部ベース16a を形成する。
【００２１】その後，ＲＩＥによりポリＳｉ膜をエッチ
ングして窓11の側面のみに残し，ポリＳｉ側壁14を形成
する。この時，先にエピタキシャル層３に形成した酸化
膜13はエッチングストッパとして作用し，エミッタ領域
が荒らされない。
ングして窓11の側面のみに残し，ポリＳｉ側壁14を形成
する。この時，先にエピタキシャル層３に形成した酸化
膜13はエッチングストッパとして作用し，エミッタ領域
が荒らされない。
【００２２】図２(g) 参照 ＣＶＤ法により厚さ約3000ÅのＳｉＯ2 膜を堆積する。
この時，窓11内はアスペクト比が大きいため成長厚さが
小さくなり，約1500Åとなる。ＲＩＥによりそのＳｉＯ
2 膜をエッチングし，ＳｉＯ2 側壁15を形成するととも
に酸化膜13をエッチング除去し，狭められた窓11a のエ
ミッタ窓を形成する。狭められた窓11aの底部の幅は 0.
2μｍ程度となる。
この時，窓11内はアスペクト比が大きいため成長厚さが
小さくなり，約1500Åとなる。ＲＩＥによりそのＳｉＯ
2 膜をエッチングし，ＳｉＯ2 側壁15を形成するととも
に酸化膜13をエッチング除去し，狭められた窓11a のエ
ミッタ窓を形成する。狭められた窓11aの底部の幅は 0.
2μｍ程度となる。
【００２３】ＳｉＯ2 膜に替えてＳｉ3 Ｎ4 膜を堆積
し，それをＲＩＥによりエッチングしてＳｉ3 Ｎ4 側壁
を形成して狭められた窓11a のエミッタ窓を形成し，そ
の後，酸化膜13をエッチングして除去するようにしても
よい。
し，それをＲＩＥによりエッチングしてＳｉ3 Ｎ4 側壁
を形成して狭められた窓11a のエミッタ窓を形成し，そ
の後，酸化膜13をエッチングして除去するようにしても
よい。
【００２４】狭められた窓11a からＢＦ2 + イオンを加
速エネルギー１０keV,ドーズ量３×１０13箇cm-2程度で
イオン注入し，内部ベース16b を形成する。 図２(h) 参照 ＣＶＤ法により厚さ約1000ÅのエミッタポリＳｉ膜17を
成長させ，Ａｓ+ を加速エネルギー４０keV,ドーズ量１
×１０16箇cm-2程度イオン注入した後，マスクを用いて
このポリＳｉ膜をエッチングし，エミッタ部を残して他
は除去する。
速エネルギー１０keV,ドーズ量３×１０13箇cm-2程度で
イオン注入し，内部ベース16b を形成する。 図２(h) 参照 ＣＶＤ法により厚さ約1000ÅのエミッタポリＳｉ膜17を
成長させ，Ａｓ+ を加速エネルギー４０keV,ドーズ量１
×１０16箇cm-2程度イオン注入した後，マスクを用いて
このポリＳｉ膜をエッチングし，エミッタ部を残して他
は除去する。
【００２５】1100℃，５〜３０秒のエミッタ・ドライブ
を行い，内部ベース16b の一部にエミッタ18を形成す
る。内部ベース16b は外部ベース16a に連続し外部ベー
ス16aとともにベース16を形成する。 図２(i) 参照 マスクを用いてコレクタ・コンタクト部及び引出しベー
ス電極部のＳｉＯ2膜10にコンタクト窓を開口する。Ａ
ｌをスパッタしそれをパターニングしてエミッタ電極1
9, ベース電極20, コレクタ電極21を形成する。
を行い，内部ベース16b の一部にエミッタ18を形成す
る。内部ベース16b は外部ベース16a に連続し外部ベー
ス16aとともにベース16を形成する。 図２(i) 参照 マスクを用いてコレクタ・コンタクト部及び引出しベー
ス電極部のＳｉＯ2膜10にコンタクト窓を開口する。Ａ
ｌをスパッタしそれをパターニングしてエミッタ電極1
9, ベース電極20, コレクタ電極21を形成する。
【００２６】このようにして，ベース幅の小さいバイポ
ーラトランジスタが形成できた。
ーラトランジスタが形成できた。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
自己整合的にベース・エミッタ領域を確定できるので，
ベース幅を小さくすることができる。
自己整合的にベース・エミッタ領域を確定できるので，
ベース幅を小さくすることができる。
【００２８】本発明はバイポーラトランジスタを用いる
ＬＳＩの高速化，高集積化に寄与するものである。
ＬＳＩの高速化，高集積化に寄与するものである。
【図１】(a) 〜(e) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(f) 〜(i) は実施例を示す工程順断面図（その
２）である。
２）である。
１は半導体基体でありＳｉ基板であってｐ型Ｓｉ基板 ２は半導体基体であり埋込み層であってコレクタ埋込み
層 ３は半導体基体であってエピタキシャル層 ４はフィールド酸化膜 ５は酸化膜であってＳｉＯ2 膜 ６はポリＳｉ層 ７はコレクタ・コンタクト ８はポリＳｉ膜 ９はＳＯＧ層 10は絶縁膜であってＳｉＯ2 膜 11は窓 11a は狭められた窓 12は絶縁膜側壁であってＳｉ3 Ｎ4 側壁 13は酸化膜 14は導電体側壁であってポリＳｉ側壁 15は絶縁膜側壁であってＳｉＯ2 側壁 16はベース 16a はベースであって外部ベース 16b はベースであって内部ベース 17はポリＳｉ膜であってエミッタポリＳｉ膜 18はエミッタ 19はエミッタ電極 20はベース電極 21はコレクタ電極
層 ３は半導体基体であってエピタキシャル層 ４はフィールド酸化膜 ５は酸化膜であってＳｉＯ2 膜 ６はポリＳｉ層 ７はコレクタ・コンタクト ８はポリＳｉ膜 ９はＳＯＧ層 10は絶縁膜であってＳｉＯ2 膜 11は窓 11a は狭められた窓 12は絶縁膜側壁であってＳｉ3 Ｎ4 側壁 13は酸化膜 14は導電体側壁であってポリＳｉ側壁 15は絶縁膜側壁であってＳｉＯ2 側壁 16はベース 16a はベースであって外部ベース 16b はベースであって内部ベース 17はポリＳｉ膜であってエミッタポリＳｉ膜 18はエミッタ 19はエミッタ電極 20はベース電極 21はコレクタ電極
Claims (1)
- 【請求項１】 半導体基体(1, 2, 3) 上の一導電型領域
上のベース・エミッタ形成領域を含む領域に第１の絶縁
膜(4),第１の導電膜(8),第２の絶縁膜(10)が順次積層さ
れた積層膜を形成する工程と， 該積層膜のベース・エミッタ形成領域をエッチングして
該半導体基体(3) を露出する窓(11)を形成する工程と, 全面に第３の絶縁膜を堆積し，それを異方的にエッチン
グして該窓(11)の側面に第１の絶縁膜側壁(12)を形成し
該半導体基体(3) を露出した後，該窓(11)内の半導体基
体(3) 表面を選択的に酸化して酸化膜(13)を形成し, 次
いで該第１の絶縁膜側壁(12)を選択的にエッチングして
除去し，次いで全面に反対導電型第２の導電膜を堆積す
る工程と， 加熱により，該第２の導電膜に含まれる不純物を該半導
体基体(3) に拡散させて反対導電型の外部ベース(16a)
を形成する工程と， 該第２の導電膜を異方的にエッチングして該窓(11)内に
該第１の導電膜(8) と該半導体基体(3) を接続する導電
体側壁(14)を形成する工程と, 全面に第４の絶縁膜を堆積した後，それを異方的にエッ
チングしかつ前記酸化膜(13)をエッチングして該導電体
側壁(14)上に第２の絶縁膜側壁(15)を形成して狭められ
た窓(11a) を形成しかつ該狭められた窓(11a) 内の該半
導体基体(3) 表面を露出する工程と， 該狭められた窓(11a) から不純物を注入して該半導体基
体(3) に反対導電型の内部ベース(16b) を形成する工程
と, 該狭められた窓(11a) に第３の導電膜(17)を堆積し，該
第３の導電膜(17)を貫通して該内部ベース(16b) に不純
物を導入して一導電型のエミッタ(18)を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291815A JPH05129316A (ja) | 1991-11-08 | 1991-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291815A JPH05129316A (ja) | 1991-11-08 | 1991-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129316A true JPH05129316A (ja) | 1993-05-25 |
Family
ID=17773779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291815A Withdrawn JPH05129316A (ja) | 1991-11-08 | 1991-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129316A (ja) |
-
1991
- 1991-11-08 JP JP3291815A patent/JPH05129316A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |