JPH05129534A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05129534A JPH05129534A JP3288413A JP28841391A JPH05129534A JP H05129534 A JPH05129534 A JP H05129534A JP 3288413 A JP3288413 A JP 3288413A JP 28841391 A JP28841391 A JP 28841391A JP H05129534 A JPH05129534 A JP H05129534A
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- JP
- Japan
- Prior art keywords
- circuit
- cmos circuit
- cmos
- semiconductor integrated
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- Pending
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Abstract
(57)【要約】
【目的】 Ｂｉ−ＣＭＯＳプロセス適用の半導体集積回
路装置において、ＣＭＯＳ回路がバイポーラ回路に与え
るスイッチングノイズの影響を軽減する。 【構成】 ＣＭＯＳ回路７とボンディングパッド９間に
電流制限素子１３を挿入したことを特徴としている。 【効果】 ＣＭＯＳ回路がバイポーラ回路に与える影響
を軽減でき、アナログ回路の高性能化が図れる。
路装置において、ＣＭＯＳ回路がバイポーラ回路に与え
るスイッチングノイズの影響を軽減する。 【構成】 ＣＭＯＳ回路７とボンディングパッド９間に
電流制限素子１３を挿入したことを特徴としている。 【効果】 ＣＭＯＳ回路がバイポーラ回路に与える影響
を軽減でき、アナログ回路の高性能化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｂｉ−ＣＭＯＳプロセ
スを適用した半導体集積回路装置に関するものである。
スを適用した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図２は従来の半導体集積回路装置の構成
例であり、バイポーラ回路とＣＭＯＳ回路を同一チップ
上に有する半導体集積回路装置において、電源を供給す
る外部接続リードが１本しか割り当てできない場合によ
く使用されている。図２において、１は半導体集積回路
装置全体を表し、通常モールド樹脂で封止されている。
２，３は外部接続リード、４はＩＣチップを乗せるダイ
パッド、５はそのＩＣチップ、６は前記ＩＣチップ５内
に形成されたバイポーラ回路、７は前記ＩＣチップ５内
に形成されたＣＭＯＳ回路である。また、８，９は電源
を前記バイポーラ回路６およびＣＭＯＳ回路７へ供給す
るためのボンディングパッドであり、１０，１１は電源
用のボンディングワイヤ、１２は他の信号用のボンディ
ングワイヤである。
例であり、バイポーラ回路とＣＭＯＳ回路を同一チップ
上に有する半導体集積回路装置において、電源を供給す
る外部接続リードが１本しか割り当てできない場合によ
く使用されている。図２において、１は半導体集積回路
装置全体を表し、通常モールド樹脂で封止されている。
２，３は外部接続リード、４はＩＣチップを乗せるダイ
パッド、５はそのＩＣチップ、６は前記ＩＣチップ５内
に形成されたバイポーラ回路、７は前記ＩＣチップ５内
に形成されたＣＭＯＳ回路である。また、８，９は電源
を前記バイポーラ回路６およびＣＭＯＳ回路７へ供給す
るためのボンディングパッドであり、１０，１１は電源
用のボンディングワイヤ、１２は他の信号用のボンディ
ングワイヤである。
【０００３】図２において、ＩＣチップ５内に形成され
たバイポーラ回路６は、アナログ的な回路が一般的であ
り、利得の高いアンプやノイズの少ないアンプ、高精度
の発振回路等の高感度，高性能が要求される。一方、Ｉ
Ｃチップ５内に形成されたＣＭＯＳ回路７はディジタル
回路であり、スイッチングノイズを発生する。このスイ
ッチングノイズの影響を軽減するため、バイポーラ回路
６の電源を外部に接続するボンディングパッド８とボン
ディングワイヤ１０は、ＣＭＯＳ回路７の電源を外部へ
接続するボンディングパッド９とボンディングワイヤ１
１とは別に設けられている。こうすることにより、ＩＣ
チップ５上の配線抵抗およびボンディングワイヤ１０，
１１の抵抗がバイポーラ回路６とＣＭＯＳ回路７の共通
インピーダンスとなって、ＣＭＯＳ回路７のスイッチン
グノイズがバイポーラ回路６に与える影響を軽減でき
る。外部接続リード２も別々に設けた方がより一層ノイ
ズの影響を軽減できるが、半導体集積回路装置１のピン
数の制約がある場合は分けることができない。
たバイポーラ回路６は、アナログ的な回路が一般的であ
り、利得の高いアンプやノイズの少ないアンプ、高精度
の発振回路等の高感度，高性能が要求される。一方、Ｉ
Ｃチップ５内に形成されたＣＭＯＳ回路７はディジタル
回路であり、スイッチングノイズを発生する。このスイ
ッチングノイズの影響を軽減するため、バイポーラ回路
６の電源を外部に接続するボンディングパッド８とボン
ディングワイヤ１０は、ＣＭＯＳ回路７の電源を外部へ
接続するボンディングパッド９とボンディングワイヤ１
１とは別に設けられている。こうすることにより、ＩＣ
チップ５上の配線抵抗およびボンディングワイヤ１０，
１１の抵抗がバイポーラ回路６とＣＭＯＳ回路７の共通
インピーダンスとなって、ＣＭＯＳ回路７のスイッチン
グノイズがバイポーラ回路６に与える影響を軽減でき
る。外部接続リード２も別々に設けた方がより一層ノイ
ズの影響を軽減できるが、半導体集積回路装置１のピン
数の制約がある場合は分けることができない。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置１は以上のように構成されているので、外部接続リ
ード２の抵抗が共通インピーダンスとなっている。バイ
ポーラ回路６が、特に高性能な場合やＣＭＯＳ回路７が
同期回路であり、スイッチングノイズが大きい場合、前
記の外部接続リード２における共通インピーダンスのた
めに、バイポーラ回路６がＣＭＯＳ回路７のスイッチン
グノイズの影響を受けて性能が低下する問題点があっ
た。
装置１は以上のように構成されているので、外部接続リ
ード２の抵抗が共通インピーダンスとなっている。バイ
ポーラ回路６が、特に高性能な場合やＣＭＯＳ回路７が
同期回路であり、スイッチングノイズが大きい場合、前
記の外部接続リード２における共通インピーダンスのた
めに、バイポーラ回路６がＣＭＯＳ回路７のスイッチン
グノイズの影響を受けて性能が低下する問題点があっ
た。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、ＣＭＯＳ回路のスイッチングノ
イズがアナログ回路へ与える影響をより一層軽減でき、
かつ安価な半導体集積回路装置を得るものである。
ためになされたもので、ＣＭＯＳ回路のスイッチングノ
イズがアナログ回路へ与える影響をより一層軽減でき、
かつ安価な半導体集積回路装置を得るものである。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、ＣＭＯＳ回路とその電源供給用のボンディ
グパッドの間に電流制限素子を挿入したものである。
回路装置は、ＣＭＯＳ回路とその電源供給用のボンディ
グパッドの間に電流制限素子を挿入したものである。
【０００７】
【作用】本発明においては、電流制限素子がＣＭＯＳ回
路のスイッチングノイズを制限するので、バイポーラ回
路への影響が軽減される。
路のスイッチングノイズを制限するので、バイポーラ回
路への影響が軽減される。
【０００８】
【実施例】以下、本発明の一実施例を図１について説明
する。図１において、１〜１２は図２の従来例と同一で
ある。１３は前記ＣＭＯＳ回路７とその電源供給用のボ
ンディングパッド９の間に挿入した電流制限素子、例え
ば抵抗素子である。図１において、電流制限素子１３
は、ＣＭＯＳ回路７のスイッチングノイズを抑えるよう
に作用する。ＣＭＯＳ回路７のスイッチングノイズは、
ＰチャネルトランジスタとＮチャネルトランジスタがス
イッチングする過度期において、前記両トランジスタが
同時に“ＯＮ”状態となるため、電源からＧＮＤへ貫通
電流が流れるために主に発生する。この貫通電流が流れ
ることによって、外部接続リード２の共通インピーダン
スに発生したノイズによりバイポーラ回路６が影響を受
ける。本発明によれば、電流制限素子１３を設けたの
で、前記の貫通電流が電流制限素子１３によって制限さ
れるため、従来例に比べて共通インピーダンスに発生す
るノイズを抑えることができ、結果としてバイポーラ回
路６の高性能化を図ることができる。
する。図１において、１〜１２は図２の従来例と同一で
ある。１３は前記ＣＭＯＳ回路７とその電源供給用のボ
ンディングパッド９の間に挿入した電流制限素子、例え
ば抵抗素子である。図１において、電流制限素子１３
は、ＣＭＯＳ回路７のスイッチングノイズを抑えるよう
に作用する。ＣＭＯＳ回路７のスイッチングノイズは、
ＰチャネルトランジスタとＮチャネルトランジスタがス
イッチングする過度期において、前記両トランジスタが
同時に“ＯＮ”状態となるため、電源からＧＮＤへ貫通
電流が流れるために主に発生する。この貫通電流が流れ
ることによって、外部接続リード２の共通インピーダン
スに発生したノイズによりバイポーラ回路６が影響を受
ける。本発明によれば、電流制限素子１３を設けたの
で、前記の貫通電流が電流制限素子１３によって制限さ
れるため、従来例に比べて共通インピーダンスに発生す
るノイズを抑えることができ、結果としてバイポーラ回
路６の高性能化を図ることができる。
【０００９】なお、上記の実施例では、電流制限素子１
３として、同一ＩＣチップ５上に形成された抵抗素子
（拡散抵抗，ポリシリコン抵抗のいずれもでも良い）を
想定して説明したが、他の電流制限素子（例えば定電流
源）でも同一の効果を得られることは言うまでもない。
また、本発明の変形として、電源側の代わりにＧＮＤ側
に電流制限素子を挿入することが考えられるが、通常Ｂ
ｉ−ＣＭＯＳプロセスはｐ型基板により、ＩＣチップ５
上でバイポーラ回路６とＣＭＯＳ回路７のＧＮＤが等価
的に接続されているため、本発明例より効果は少ない。
３として、同一ＩＣチップ５上に形成された抵抗素子
（拡散抵抗，ポリシリコン抵抗のいずれもでも良い）を
想定して説明したが、他の電流制限素子（例えば定電流
源）でも同一の効果を得られることは言うまでもない。
また、本発明の変形として、電源側の代わりにＧＮＤ側
に電流制限素子を挿入することが考えられるが、通常Ｂ
ｉ−ＣＭＯＳプロセスはｐ型基板により、ＩＣチップ５
上でバイポーラ回路６とＣＭＯＳ回路７のＧＮＤが等価
的に接続されているため、本発明例より効果は少ない。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳ回路とその電源供給用のボンディングパッドと
の間に電流制限素子を挿入したので、この電流制限素子
によりＣＭＯＳ回路の貫通電流を制限することができ、
したがって、ＣＭＯＳ回路のスイッチングノイズを軽減
でき、バイポーラ回路等のアナログ回路の高性能化が図
れる。また、電流制限素子は、同一のＩＣチップ上に形
成する抵抗（拡散抵抗もしくはポリシリコン抵抗）でよ
く、装置は安価に実現できる。
ＣＭＯＳ回路とその電源供給用のボンディングパッドと
の間に電流制限素子を挿入したので、この電流制限素子
によりＣＭＯＳ回路の貫通電流を制限することができ、
したがって、ＣＭＯＳ回路のスイッチングノイズを軽減
でき、バイポーラ回路等のアナログ回路の高性能化が図
れる。また、電流制限素子は、同一のＩＣチップ上に形
成する抵抗（拡散抵抗もしくはポリシリコン抵抗）でよ
く、装置は安価に実現できる。
【図１】本発明による半導体集積回路装置の一実施例を
示す部分平面図である。
示す部分平面図である。
【図２】従来の半導体集積回路装置の一例を示す部分平
面図である。
面図である。
１ 半導体集積回路装置 ２ 外部接続リード ３ 外部接続リード ４ ダイパッド ５ ＩＣチップ ６ バイポーラ回路 ７ ＣＭＯＳ回路 ８ ボンディングパッド ９ ボンディングパッド １０ ボンディングワイヤ １１ ボンディングワイヤ １２ ボンディングワイヤ １３ 電流制限素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１
Claims (1)
- 【請求項１】 同一のＩＣチップ内にバイポーラ回路と
ＣＭＯＳ回路とを有し、前記バイポーラ回路およびＣＭ
ＯＳ回路へ電源を供給するボンディングパッドとボンデ
ィングワイヤをそれぞれ別個に有し、前記ボンディング
ワイヤの少なくとも２本以上が１本の外部接続リードへ
接続されたＢｉ−ＣＭＯＳプロセスを適用した半導体集
積回路装置において、前記ＣＭＯＳ回路とこのＣＭＯＳ
回路へ電源を供給するボンディングパッドとの間に電流
制限素子を挿入したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288413A JPH05129534A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288413A JPH05129534A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129534A true JPH05129534A (ja) | 1993-05-25 |
Family
ID=17729891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288413A Pending JPH05129534A (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19836753A1 (de) * | 1998-08-13 | 2000-03-02 | Siemens Ag | Integrierter Halbleiterchip mit Zuleitungen zu einem oder mehreren externen Anschlüssen |
-
1991
- 1991-11-05 JP JP3288413A patent/JPH05129534A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19836753A1 (de) * | 1998-08-13 | 2000-03-02 | Siemens Ag | Integrierter Halbleiterchip mit Zuleitungen zu einem oder mehreren externen Anschlüssen |
| US6376913B1 (en) | 1998-08-13 | 2002-04-23 | Siemens Aktiengesellschaft | Integrated semiconductor chip having leads to one or more external terminals |
| DE19836753B4 (de) * | 1998-08-13 | 2004-04-15 | Infineon Technologies Ag | Integrierter Halbleiterchip mit Zuleitungen zu einem oder mehreren externen Anschlüssen |
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