JPH05129595A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05129595A JPH05129595A JP28889091A JP28889091A JPH05129595A JP H05129595 A JPH05129595 A JP H05129595A JP 28889091 A JP28889091 A JP 28889091A JP 28889091 A JP28889091 A JP 28889091A JP H05129595 A JPH05129595 A JP H05129595A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ホットキャリアにより特性を劣化させること
なく、トランジスタ寸法およびメモリセル寸法を縮小す
ることができる半導体装置およびその製造方法を提供す
る。 【構成】 ゲート酸化膜２はゲート電極端においてゲー
トバーズビーク２ａによりゲート電極端以外より厚い部
分を備えておりホットキャリア耐性が高い。ゲート電極
の多結晶シリコン膜３の周囲をシリコン酸化膜４とシリ
コン酸化膜のサイドウォール７ａにより囲み、その外側
をさらにシリコン窒化膜９により囲み、配線膜との完全
な電気的絶縁を保つ。ゲートバーズビーク２ａを形成す
るための酸化は、８５０℃以上９５０℃以下でウェット
雰囲気で行い、多結晶シリコン膜３中のリン濃度は１×
１０20以下とし、多結晶シリコン膜３表面での突起成長
を抑制する。
なく、トランジスタ寸法およびメモリセル寸法を縮小す
ることができる半導体装置およびその製造方法を提供す
る。 【構成】 ゲート酸化膜２はゲート電極端においてゲー
トバーズビーク２ａによりゲート電極端以外より厚い部
分を備えておりホットキャリア耐性が高い。ゲート電極
の多結晶シリコン膜３の周囲をシリコン酸化膜４とシリ
コン酸化膜のサイドウォール７ａにより囲み、その外側
をさらにシリコン窒化膜９により囲み、配線膜との完全
な電気的絶縁を保つ。ゲートバーズビーク２ａを形成す
るための酸化は、８５０℃以上９５０℃以下でウェット
雰囲気で行い、多結晶シリコン膜３中のリン濃度は１×
１０20以下とし、多結晶シリコン膜３表面での突起成長
を抑制する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特にセルフアラインコンタクト法に
おけるＭＯＳトランジスタの構造およびその製造方法に
係るものである。
の製造方法に関し、特にセルフアラインコンタクト法に
おけるＭＯＳトランジスタの構造およびその製造方法に
係るものである。
【０００２】
【従来の技術】ＤＲＡＭを始めとする半導体装置の高集
積化、高密度化によりその製造方法にも種々の工夫がな
されている。例えば半導体基板と配線膜とのコンタクト
形成方法においては従来のリソグラフィー法およびドラ
イエッチング法によりコンタクトホールを形成して配線
膜を堆積する方法から、最近ではコンタクトホールを自
己整合的に形成できるセルフアラインコンタクト法が考
案され、一部で実用化されている。この方法は従来の技
術に比べて例えばリソグラフィー工程での合わせ余裕を
考慮する必要がなく、メモリセルなど素子の微細化、高
集積化に有利である。
積化、高密度化によりその製造方法にも種々の工夫がな
されている。例えば半導体基板と配線膜とのコンタクト
形成方法においては従来のリソグラフィー法およびドラ
イエッチング法によりコンタクトホールを形成して配線
膜を堆積する方法から、最近ではコンタクトホールを自
己整合的に形成できるセルフアラインコンタクト法が考
案され、一部で実用化されている。この方法は従来の技
術に比べて例えばリソグラフィー工程での合わせ余裕を
考慮する必要がなく、メモリセルなど素子の微細化、高
集積化に有利である。
【０００３】一方、素子の微細化によりトランジスタ寸
法も縮少される。ゲート幅が小さくなることによりホッ
トキャリアなどの新たな課題も生じている。このホット
キャリアの対策としてはドレイン領域のゲート領域端に
低濃度の領域を設けるＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐ
ｅｄ−Ｄｒａｉｎ）構造のトランジスタ等が考案されて
いる。
法も縮少される。ゲート幅が小さくなることによりホッ
トキャリアなどの新たな課題も生じている。このホット
キャリアの対策としてはドレイン領域のゲート領域端に
低濃度の領域を設けるＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐ
ｅｄ−Ｄｒａｉｎ）構造のトランジスタ等が考案されて
いる。
【０００４】図３に従来の技術によるＤＲＡＭメモリセ
ルのセルフアラインコンタクト法の工程順断面図を、図
４に周辺回路部のＮＯＳトランジスタ最終断面図を示
す。まず図３を用いて工程順に製造方法を説明する。ま
ず、シリコン基板２１上でＬＯＣＯＳ法により分離され
た素子領域に熱酸化法によりゲート酸化膜２２を形成
し、減圧気相成長法により多結晶シリコン膜２３を堆積
する。次に多結晶シリコン膜２３に熱拡散法によりリン
を添加し低抵抗化させる。さらに多結晶シリコン膜２３
上に気相成長法によりシリコン酸化膜２４を堆積し、リ
ソグラフィー法およびドライエッチング法によりシリコ
ン酸化膜２４と多結晶シリコン膜２３をパターニング
し、図３(a) に示すようなゲート電極パターンを形成す
る。続いてイオン注入法によりリンをイオン注入しＬＤ
Ｄトランジスタのｎ- 拡散層となるソース・ドレイン領
域２５を形成する。
ルのセルフアラインコンタクト法の工程順断面図を、図
４に周辺回路部のＮＯＳトランジスタ最終断面図を示
す。まず図３を用いて工程順に製造方法を説明する。ま
ず、シリコン基板２１上でＬＯＣＯＳ法により分離され
た素子領域に熱酸化法によりゲート酸化膜２２を形成
し、減圧気相成長法により多結晶シリコン膜２３を堆積
する。次に多結晶シリコン膜２３に熱拡散法によりリン
を添加し低抵抗化させる。さらに多結晶シリコン膜２３
上に気相成長法によりシリコン酸化膜２４を堆積し、リ
ソグラフィー法およびドライエッチング法によりシリコ
ン酸化膜２４と多結晶シリコン膜２３をパターニング
し、図３(a) に示すようなゲート電極パターンを形成す
る。続いてイオン注入法によりリンをイオン注入しＬＤ
Ｄトランジスタのｎ- 拡散層となるソース・ドレイン領
域２５を形成する。
【０００５】次に、図３(b) に示すように、減圧気相成
長法によりシリコン酸化膜２７を全面に堆積する。続い
て、シリコン酸化膜２７を全面異方性ドライエッチング
して、図３(c) に示すように、多結晶シリコン膜２３お
よびシリコン酸化膜２４の側壁にシリコン酸化膜のサイ
ドウォール２７ａを形成する。さらに、イオン注入法に
より砒素をイオン注入してｎ+ 拡散層２８を形成し、Ｌ
ＤＤトランジスタとする。
長法によりシリコン酸化膜２７を全面に堆積する。続い
て、シリコン酸化膜２７を全面異方性ドライエッチング
して、図３(c) に示すように、多結晶シリコン膜２３お
よびシリコン酸化膜２４の側壁にシリコン酸化膜のサイ
ドウォール２７ａを形成する。さらに、イオン注入法に
より砒素をイオン注入してｎ+ 拡散層２８を形成し、Ｌ
ＤＤトランジスタとする。
【０００６】次に、図３(d) に示すように、層間絶縁膜
として気相成長法によりシリコン酸化膜３０を堆積し、
図３(e) に示すように、コンタクトホール形成用マスク
としてホトレジストパターン３１を形成する。続いて異
方性ドライエッチングを行いコンタクトホールを形成
後、配線膜として多結晶シリコン膜３２を堆積し、図３
(f) に示すようにパターニングして配線形成を行う。
として気相成長法によりシリコン酸化膜３０を堆積し、
図３(e) に示すように、コンタクトホール形成用マスク
としてホトレジストパターン３１を形成する。続いて異
方性ドライエッチングを行いコンタクトホールを形成
後、配線膜として多結晶シリコン膜３２を堆積し、図３
(f) に示すようにパターニングして配線形成を行う。
【０００７】このような従来の技術によるＤＲＡＭメモ
リセルのセルフアラインコンタクトプロセスにより形成
された周辺回路部のＭＯＳトランジスタの断面構造を図
４に示す。ゲート電極の多結晶シリコン膜２３はシリコ
ン酸化膜２４，２７ａにより周囲を囲まれた構造とな
り、ソース、ドレインはＬＤＤ構造となっている。
リセルのセルフアラインコンタクトプロセスにより形成
された周辺回路部のＭＯＳトランジスタの断面構造を図
４に示す。ゲート電極の多結晶シリコン膜２３はシリコ
ン酸化膜２４，２７ａにより周囲を囲まれた構造とな
り、ソース、ドレインはＬＤＤ構造となっている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の技術による半導体装置およびその製造方法では次の
ような課題がある。トランジスタ寸法が縮小されゲート
幅が小さくなってくるとホットキャリアが発生し、特性
を劣化させる。これはキャリアがゲート部を通過する際
電界により加速され、ゲート酸化膜２２内に飛び込み、
しきい値電圧等に変動を与えるものである。ドレイン領
域をＬＤＤ構造にしてもゲート幅の縮小には限界があ
る。
来の技術による半導体装置およびその製造方法では次の
ような課題がある。トランジスタ寸法が縮小されゲート
幅が小さくなってくるとホットキャリアが発生し、特性
を劣化させる。これはキャリアがゲート部を通過する際
電界により加速され、ゲート酸化膜２２内に飛び込み、
しきい値電圧等に変動を与えるものである。ドレイン領
域をＬＤＤ構造にしてもゲート幅の縮小には限界があ
る。
【０００９】この発明は上記課題を解決するもので、特
にセルフアラインコンタクトプロセスにおいて、トラン
ジスタ寸法を縮少してもホットキャリアによる特性劣化
のない半導体装置およびその製造方法を提供することを
目的とする。
にセルフアラインコンタクトプロセスにおいて、トラン
ジスタ寸法を縮少してもホットキャリアによる特性劣化
のない半導体装置およびその製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置は、ゲート電極の端部におけるゲート酸化膜の膜厚を
厚くし、ゲート電極の上部および側壁にシリコン酸化膜
とシリコン窒化膜からなる絶縁膜を設けたことを特徴と
する。請求項２記載の半導体装置の製造方法は、シリコ
ン基板上に一様な膜厚で形成したゲート酸化膜上に多結
晶シリコン膜を堆積する工程と、多結晶シリコン膜中に
リンを添加する工程と、リンを添加した多結晶シリコン
膜上に第１のシリコン酸化膜を堆積する工程と、第１の
シリコン酸化膜と多結晶シリコン膜をパターニングする
工程と、熱酸化法により多結晶シリコン膜の側壁表面を
酸化する工程と、第２のシリコン酸化膜を堆積し全面異
方性エッチングにより第１のシリコン酸化膜および多結
晶シリコン膜の側壁に第２のシリコン酸化膜のサイドウ
ォールを形成する工程と、第１および第２のシリコン酸
化膜上にシリコン窒化膜を堆積する工程とを含んでい
る。
置は、ゲート電極の端部におけるゲート酸化膜の膜厚を
厚くし、ゲート電極の上部および側壁にシリコン酸化膜
とシリコン窒化膜からなる絶縁膜を設けたことを特徴と
する。請求項２記載の半導体装置の製造方法は、シリコ
ン基板上に一様な膜厚で形成したゲート酸化膜上に多結
晶シリコン膜を堆積する工程と、多結晶シリコン膜中に
リンを添加する工程と、リンを添加した多結晶シリコン
膜上に第１のシリコン酸化膜を堆積する工程と、第１の
シリコン酸化膜と多結晶シリコン膜をパターニングする
工程と、熱酸化法により多結晶シリコン膜の側壁表面を
酸化する工程と、第２のシリコン酸化膜を堆積し全面異
方性エッチングにより第１のシリコン酸化膜および多結
晶シリコン膜の側壁に第２のシリコン酸化膜のサイドウ
ォールを形成する工程と、第１および第２のシリコン酸
化膜上にシリコン窒化膜を堆積する工程とを含んでい
る。
【００１１】請求項３記載の半導体装置の製造方法は、
請求項２記載の半導体装置の製造方法において、多結晶
シリコン膜中のリン濃度を１×１０20ｃｍ-3以下にする
ことを特徴とする。請求項４記載の半導体装置の製造方
法は、請求項２または請求項３記載の半導体装置の製造
方法において、第１のシリコン酸化膜が、常圧気相成長
法によりリンを４ｗｔ％以上含み、膜厚を２００ｎｍ以
上にすることを特徴とする。
請求項２記載の半導体装置の製造方法において、多結晶
シリコン膜中のリン濃度を１×１０20ｃｍ-3以下にする
ことを特徴とする。請求項４記載の半導体装置の製造方
法は、請求項２または請求項３記載の半導体装置の製造
方法において、第１のシリコン酸化膜が、常圧気相成長
法によりリンを４ｗｔ％以上含み、膜厚を２００ｎｍ以
上にすることを特徴とする。
【００１２】請求項５記載の半導体装置の製造方法は、
請求項２，請求項３または請求項４記載の半導体装置の
製造方法において、多結晶シリコン膜の側壁表面の酸化
温度を８５０℃以上，９５０℃以下とし、かつ酸化雰囲
気をウェット（Ｈ2 Ｏ）雰囲気とし、かつ酸化膜厚を１
０ｎｍ以上，４０ｎｍ以下とすることを特徴とする。請
求項６記載の半導体装置の製造方法は、請求項２，請求
項３，請求項４または請求項５記載の半導体装置の製造
方法において、シリコン窒化膜の膜厚を２０ｎｍ以上，
６０ｎｍ以下とすることを特徴とする。
請求項２，請求項３または請求項４記載の半導体装置の
製造方法において、多結晶シリコン膜の側壁表面の酸化
温度を８５０℃以上，９５０℃以下とし、かつ酸化雰囲
気をウェット（Ｈ2 Ｏ）雰囲気とし、かつ酸化膜厚を１
０ｎｍ以上，４０ｎｍ以下とすることを特徴とする。請
求項６記載の半導体装置の製造方法は、請求項２，請求
項３，請求項４または請求項５記載の半導体装置の製造
方法において、シリコン窒化膜の膜厚を２０ｎｍ以上，
６０ｎｍ以下とすることを特徴とする。
【００１３】
【作用】この発明の構成および製造方法によれば、ゲー
ト酸化膜厚がホットキャリアの発生するゲート電極の端
部で厚くなっているため、ホットキャリアによる特性劣
化なしにゲート寸法を縮少することができる。
ト酸化膜厚がホットキャリアの発生するゲート電極の端
部で厚くなっているため、ホットキャリアによる特性劣
化なしにゲート寸法を縮少することができる。
【００１４】
【実施例】以下、この発明の一実施例を図１および図２
を用いて詳述する。図１はこの発明による半導体装置の
断面図、図２はこの発明による半導体装置の製造方法と
してＤＲＡＭメモリセルのセルフアラインコンタクト法
の工程順断面図である。まず、図２を用いて工程順に製
造方法を説明する。
を用いて詳述する。図１はこの発明による半導体装置の
断面図、図２はこの発明による半導体装置の製造方法と
してＤＲＡＭメモリセルのセルフアラインコンタクト法
の工程順断面図である。まず、図２を用いて工程順に製
造方法を説明する。
【００１５】まず、シリコン基板１上でＬＯＣＯＳ法に
より分離された素子領域に熱酸化法によりゲート酸化膜
２を一様に形成し、減圧気相成長法により多結晶シリコ
ン膜３を３００ｎｍ堆積する。次に多結晶シリコン膜３
に９５０℃でＰＯＣｌ3 を用いた熱拡散法によりリンを
添加し低抵抗化させる。さらに多結晶シリコン膜３上に
常圧気相成長法によりリンを含んだシリコン酸化膜（第
１のシリコン酸化膜）４を堆積し、リソグラフィー法お
よびドライエッチング法によりシリコン酸化膜４と多結
晶シリコン膜３をパターニングし、図２(a)に示すよう
なゲート電極パターンを形成する。続いてイオン注入法
によりリンを１００ＫｅＶで５×１０13ｃｍ-2注入しＬ
ＤＤトランジスタのｎ- 拡散層となるソース・ドレイン
領域５を形成する。
より分離された素子領域に熱酸化法によりゲート酸化膜
２を一様に形成し、減圧気相成長法により多結晶シリコ
ン膜３を３００ｎｍ堆積する。次に多結晶シリコン膜３
に９５０℃でＰＯＣｌ3 を用いた熱拡散法によりリンを
添加し低抵抗化させる。さらに多結晶シリコン膜３上に
常圧気相成長法によりリンを含んだシリコン酸化膜（第
１のシリコン酸化膜）４を堆積し、リソグラフィー法お
よびドライエッチング法によりシリコン酸化膜４と多結
晶シリコン膜３をパターニングし、図２(a)に示すよう
なゲート電極パターンを形成する。続いてイオン注入法
によりリンを１００ＫｅＶで５×１０13ｃｍ-2注入しＬ
ＤＤトランジスタのｎ- 拡散層となるソース・ドレイン
領域５を形成する。
【００１６】次に９００℃ウェット酸化により、多結晶
シリコン膜３の側壁を酸化するとともに、図２(b) に示
すように多結晶シリコン電極端にゲートバーズビーク２
ａを形成し、ゲート酸化膜２の膜厚をゲート電極端部に
おいて他のゲート部より厚くする。この時、シリコン酸
化膜４を通して酸化剤（Ｈ2Ｏ）が拡散し、多結晶シリ
コン膜３の上面も酸化される。酸化条件や多結晶シリコ
ン膜３中のリン濃度によっては、酸化後の多結晶シリコ
ン膜表面の凹凸（アスペリティ）が大きくなり、極端な
場合突起となり上層のシリコン酸化膜４中にまで侵入す
ることもある。突起がシリコン酸化膜４中にまで侵入し
た場合には、上層の配線膜（多結晶シリコン配線膜１
２；図２(f) 参照）との完全な絶縁が不可能となり、素
子の不良の原因となる。異常な突起を成長させないため
の酸化条件としては、温度が８５０℃以上で９５０℃以
下であり、酸化雰囲気はウェット雰囲気（Ｈ2 Ｏ）であ
ることが必要である。また酸化膜厚は薄い方が突起の成
長は小さいが、充分なゲートバーズビーク２ａ形成のた
めには少なくとも１０ｎｍ以上の酸化が必要であり、４
０ｎｍ以下の酸化であれば突起は小さい。また突起の成
長は多結晶シリコン膜３中のリン濃度にも依存し、成長
を抑えるためにはリン濃度を１×１０20ｃｍ-3以下にす
ることが必要である。また、多結晶シリコン膜３上のシ
リコン酸化膜４は、突起が成長してもゲート電極となる
多結晶シリコン膜３と上層の配線膜（１２；図２(f) 参
照）との絶縁を充分たもつためには、少なくとも２００
ｎｍ以上の膜厚が必要であり、多結晶シリコン膜３への
応力を抑え、突起成長を緩和するために４ｗｔ％以上の
リンを含んでいることが必要である。
シリコン膜３の側壁を酸化するとともに、図２(b) に示
すように多結晶シリコン電極端にゲートバーズビーク２
ａを形成し、ゲート酸化膜２の膜厚をゲート電極端部に
おいて他のゲート部より厚くする。この時、シリコン酸
化膜４を通して酸化剤（Ｈ2Ｏ）が拡散し、多結晶シリ
コン膜３の上面も酸化される。酸化条件や多結晶シリコ
ン膜３中のリン濃度によっては、酸化後の多結晶シリコ
ン膜表面の凹凸（アスペリティ）が大きくなり、極端な
場合突起となり上層のシリコン酸化膜４中にまで侵入す
ることもある。突起がシリコン酸化膜４中にまで侵入し
た場合には、上層の配線膜（多結晶シリコン配線膜１
２；図２(f) 参照）との完全な絶縁が不可能となり、素
子の不良の原因となる。異常な突起を成長させないため
の酸化条件としては、温度が８５０℃以上で９５０℃以
下であり、酸化雰囲気はウェット雰囲気（Ｈ2 Ｏ）であ
ることが必要である。また酸化膜厚は薄い方が突起の成
長は小さいが、充分なゲートバーズビーク２ａ形成のた
めには少なくとも１０ｎｍ以上の酸化が必要であり、４
０ｎｍ以下の酸化であれば突起は小さい。また突起の成
長は多結晶シリコン膜３中のリン濃度にも依存し、成長
を抑えるためにはリン濃度を１×１０20ｃｍ-3以下にす
ることが必要である。また、多結晶シリコン膜３上のシ
リコン酸化膜４は、突起が成長してもゲート電極となる
多結晶シリコン膜３と上層の配線膜（１２；図２(f) 参
照）との絶縁を充分たもつためには、少なくとも２００
ｎｍ以上の膜厚が必要であり、多結晶シリコン膜３への
応力を抑え、突起成長を緩和するために４ｗｔ％以上の
リンを含んでいることが必要である。
【００１７】続いて減圧気相成長法によりシリコン酸化
膜（第２のシリコン酸化膜）７を３００ｎｍ全面に堆積
すると、図２(b) の構造となる。その後、シリコン酸化
膜７を全面異方性ドライエッチングして、図２(c) に示
すように、多結晶シリコン膜３およびシリコン酸化膜４
の側壁にシリコン酸化膜のサイドウォール７ａを形成す
る。さらにイオン注入法により砒素を２０ＫｅＶで５×
１０15ｃｍ-2注入してｎ+ 拡散層８を形成しＬＤＤトラ
ンジスタとする。次に図２(d) に示すように、層間絶縁
膜として減圧気相成長法によりシリコン窒化膜９を２０
ｎｍ堆積する。このシリコン窒化膜９は多結晶シリコン
膜３と上層の配線膜（１２；図２(f)参照）との絶縁を
完全にするために必要で、膜厚は少なくとも２０ｎｍ以
上は必要である。また厚すぎると基板１への応力が大き
くなるため６０ｎｍ以下にする必要がある。
膜（第２のシリコン酸化膜）７を３００ｎｍ全面に堆積
すると、図２(b) の構造となる。その後、シリコン酸化
膜７を全面異方性ドライエッチングして、図２(c) に示
すように、多結晶シリコン膜３およびシリコン酸化膜４
の側壁にシリコン酸化膜のサイドウォール７ａを形成す
る。さらにイオン注入法により砒素を２０ＫｅＶで５×
１０15ｃｍ-2注入してｎ+ 拡散層８を形成しＬＤＤトラ
ンジスタとする。次に図２(d) に示すように、層間絶縁
膜として減圧気相成長法によりシリコン窒化膜９を２０
ｎｍ堆積する。このシリコン窒化膜９は多結晶シリコン
膜３と上層の配線膜（１２；図２(f)参照）との絶縁を
完全にするために必要で、膜厚は少なくとも２０ｎｍ以
上は必要である。また厚すぎると基板１への応力が大き
くなるため６０ｎｍ以下にする必要がある。
【００１８】次にシリコン酸化膜１０を１５０ｎｍ堆積
した後、図２(e) に示すように、コンタクトホール形成
用マスクとしてホトレジストパターン１１を形成する。
続いて異方性ドライエッチングを行いコンタクトホール
を形成後、配線膜として多結晶シリコン配線膜１２を堆
積し、図２(f) に示すようにパターニングして配線形成
を行う。
した後、図２(e) に示すように、コンタクトホール形成
用マスクとしてホトレジストパターン１１を形成する。
続いて異方性ドライエッチングを行いコンタクトホール
を形成後、配線膜として多結晶シリコン配線膜１２を堆
積し、図２(f) に示すようにパターニングして配線形成
を行う。
【００１９】このようにしてこの製造方法のＤＲＡＭメ
モリセルのセルフアラインコンタクトプロセスにより形
成された周辺回路部のＭＯＳトランジスタの断面構造を
示したのが図１である。図１に示すように、ゲート酸化
膜２はゲート電極端においてゲートバーズビーク２ａに
よりゲート電極端以外より厚い部分を備え、ゲート電極
の多結晶シリコン膜３はシリコン酸化膜４，７ａにより
周囲を囲まれ、かつその外周はさらにシリコン窒化膜９
で囲まれており、多結晶シリコン配線膜１２（図２(f)
参照）との電気的絶縁が完全に保たれている。ソース、
ドレインはＬＤＤ構造となっている。
モリセルのセルフアラインコンタクトプロセスにより形
成された周辺回路部のＭＯＳトランジスタの断面構造を
示したのが図１である。図１に示すように、ゲート酸化
膜２はゲート電極端においてゲートバーズビーク２ａに
よりゲート電極端以外より厚い部分を備え、ゲート電極
の多結晶シリコン膜３はシリコン酸化膜４，７ａにより
周囲を囲まれ、かつその外周はさらにシリコン窒化膜９
で囲まれており、多結晶シリコン配線膜１２（図２(f)
参照）との電気的絶縁が完全に保たれている。ソース、
ドレインはＬＤＤ構造となっている。
【００２０】以上のようにこの実施例によれば、ゲート
酸化膜２の膜厚がホットキャリアの発生するゲート電極
端で厚くなっているため、ゲート寸法を縮少してもホッ
トキャリアによる特性の劣化がない。またゲート酸化膜
２をゲート電極端で厚くするための酸化工程において多
結晶シリコン膜の突起成長がないように、かつ充分な絶
縁が保てるような構造、方法となっている。このように
この発明によれば、一層微細化が可能な半導体装置を提
供できる。
酸化膜２の膜厚がホットキャリアの発生するゲート電極
端で厚くなっているため、ゲート寸法を縮少してもホッ
トキャリアによる特性の劣化がない。またゲート酸化膜
２をゲート電極端で厚くするための酸化工程において多
結晶シリコン膜の突起成長がないように、かつ充分な絶
縁が保てるような構造、方法となっている。このように
この発明によれば、一層微細化が可能な半導体装置を提
供できる。
【００２１】
【発明の効果】以上のようにこの発明によれば、ゲート
酸化膜厚がホットキャリアの発生するゲート電極端で厚
くなっているため、ゲート寸法を縮少してもホットキャ
リアによる特性の劣化がない。またゲート酸化膜をゲー
ト電極端で厚くするための酸化工程において多結晶シリ
コン膜の突起成長がないように、かつ充分な絶縁が保て
るような構造、方法となっている。このようにこの発明
によれば、一層微細化が可能な半導体装置を提供でき
る。
酸化膜厚がホットキャリアの発生するゲート電極端で厚
くなっているため、ゲート寸法を縮少してもホットキャ
リアによる特性の劣化がない。またゲート酸化膜をゲー
ト電極端で厚くするための酸化工程において多結晶シリ
コン膜の突起成長がないように、かつ充分な絶縁が保て
るような構造、方法となっている。このようにこの発明
によれば、一層微細化が可能な半導体装置を提供でき
る。
【図１】この発明の一実施例を示すＭＯＳトランジスタ
部の断面図である。
部の断面図である。
【図２】この発明の一実施例を示すメモリセル部の工程
順断面図である。
順断面図である。
【図３】従来の技術によるメモリセル部の工程順断面図
である。
である。
【図４】従来の技術によるＭＯＳトランジスタ部の断面
図である。
図である。
１ シリコン基板 ２ ゲート酸化膜 ２ａ ゲートバーズビーク ３ 多結晶シリコン膜 ４ シリコン酸化膜（第１のシリコン酸化膜） ５ ｎ- 拡散層 ６ 多結晶シリコン酸化膜 ７ シリコン酸化膜（第２のシリコン酸化膜） ７ａ サイドウォール（シリコン酸化膜） ８ ｎ+ 拡散層 ９ シリコン窒化膜
Claims (6)
- 【請求項１】 シリコン基板上にゲート酸化膜を介して
多結晶シリコン膜よりなるゲート電極を備えた半導体装
置であって、 前記ゲート電極の端部におけるゲート酸化膜の膜厚を厚
くし、前記ゲート電極の上部および側壁にシリコン酸化
膜とシリコン窒化膜からなる絶縁膜を設けたことを特徴
とする半導体装置。 - 【請求項２】 シリコン基板上に一様な膜厚で形成した
ゲート酸化膜上に多結晶シリコン膜を堆積する工程と、
前記多結晶シリコン膜中にリンを添加する工程と、前記
リンを添加した多結晶シリコン膜上に第１のシリコン酸
化膜を堆積する工程と、前記第１のシリコン酸化膜と前
記多結晶シリコン膜をパターニングする工程と、熱酸化
法により前記多結晶シリコン膜の側壁表面を酸化する工
程と、第２のシリコン酸化膜を堆積し全面異方性エッチ
ングにより前記第１のシリコン酸化膜および多結晶シリ
コン膜の側壁に前記第２のシリコン酸化膜のサイドウォ
ールを形成する工程と、前記第１および第２のシリコン
酸化膜上にシリコン窒化膜を堆積する工程とを含む半導
体装置の製造方法。 - 【請求項３】 多結晶シリコン膜中のリン濃度を１×１
０20ｃｍ-3以下にすることを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項４】 第１のシリコン酸化膜は、常圧気相成長
法によりリンを４ｗｔ％以上含み、膜厚を２００ｎｍ以
上にすることを特徴とする請求項２または請求項３記載
の半導体装置の製造方法。 - 【請求項５】 多結晶シリコン膜の側壁表面の酸化温度
を８５０℃以上，９５０℃以下とし、かつ酸化雰囲気を
ウェット（Ｈ2 Ｏ）雰囲気とし、かつ酸化膜厚を１０ｎ
ｍ以上，４０ｎｍ以下とすることを特徴とする請求項
２，請求項３または請求項４記載の半導体装置の製造方
法。 - 【請求項６】 シリコン窒化膜の膜厚を２０ｎｍ以上，
６０ｎｍ以下とすることを特徴とする請求項２，請求項
３，請求項４または請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03288890A JP3113011B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03288890A JP3113011B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129595A true JPH05129595A (ja) | 1993-05-25 |
| JP3113011B2 JP3113011B2 (ja) | 2000-11-27 |
Family
ID=17736105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03288890A Expired - Fee Related JP3113011B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113011B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327419B1 (ko) * | 1994-01-25 | 2002-07-06 | 박종섭 | 반도체소자제조방법 |
| US7012313B2 (en) * | 1998-03-19 | 2006-03-14 | Infineon Technologies Ag | MOS transistor in a single-transistor memory cell having a locally thickened gate oxide |
| US7045867B2 (en) | 2002-09-18 | 2006-05-16 | Renesas Technology Corp. | Semiconductor device of reduced gate overlap capacitance and method of manufacturing the semiconductor device |
-
1991
- 1991-11-05 JP JP03288890A patent/JP3113011B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327419B1 (ko) * | 1994-01-25 | 2002-07-06 | 박종섭 | 반도체소자제조방법 |
| US7012313B2 (en) * | 1998-03-19 | 2006-03-14 | Infineon Technologies Ag | MOS transistor in a single-transistor memory cell having a locally thickened gate oxide |
| US7045867B2 (en) | 2002-09-18 | 2006-05-16 | Renesas Technology Corp. | Semiconductor device of reduced gate overlap capacitance and method of manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3113011B2 (ja) | 2000-11-27 |
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