JPH05129896A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH05129896A JPH05129896A JP3285806A JP28580691A JPH05129896A JP H05129896 A JPH05129896 A JP H05129896A JP 3285806 A JP3285806 A JP 3285806A JP 28580691 A JP28580691 A JP 28580691A JP H05129896 A JPH05129896 A JP H05129896A
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- JP
- Japan
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- signal
- flip
- data signal
- clock signal
- circuit
- Prior art date
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- Pending
Links
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- 230000007704 transition Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
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- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】フリップフロップを用いている回路において、
信号の伝播遅延の差によるセットアップタイム，ホール
ドタイム不足で誤動作するブロックを、論理信号によっ
て判断すること。 【構成】クロック信号Ｃが変化した時に、データ信号Ｄ
が変化すると、タイミング信号Ｔ１，Ｔ２の出力端子の
どちらか一方の端子に〔０〕信号が出力する構成のチェ
ック端子付のフリップフロップ回路である。
信号の伝播遅延の差によるセットアップタイム，ホール
ドタイム不足で誤動作するブロックを、論理信号によっ
て判断すること。 【構成】クロック信号Ｃが変化した時に、データ信号Ｄ
が変化すると、タイミング信号Ｔ１，Ｔ２の出力端子の
どちらか一方の端子に〔０〕信号が出力する構成のチェ
ック端子付のフリップフロップ回路である。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特に信号の伝播経路の差により、セットアップタ
イム、ホールドタイムを満足しない時のクロックの誤動
作を論理信号によって、判断できるチェック回路を備え
たフリップフロップ回路に関する。
関し、特に信号の伝播経路の差により、セットアップタ
イム、ホールドタイムを満足しない時のクロックの誤動
作を論理信号によって、判断できるチェック回路を備え
たフリップフロップ回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩをゲートアレイ方式やスタ
ンダートセル方式を用いて設計する場合、ファンクショ
ンブロックとして予め用意されているフリップフロップ
回路としては、図５のように、データ信号Ｄ入力端子，
クロック信号Ｃ入力端子と、出力信号Ｑ（反転値）端
子、出力信号Ｑ端子で構成されている。
ンダートセル方式を用いて設計する場合、ファンクショ
ンブロックとして予め用意されているフリップフロップ
回路としては、図５のように、データ信号Ｄ入力端子，
クロック信号Ｃ入力端子と、出力信号Ｑ（反転値）端
子、出力信号Ｑ端子で構成されている。
【０００３】図５において、本フリップフロップ回路３
０は、インバータ１５〜２２と、トランスファーゲート
１１〜１４とを有する。
０は、インバータ１５〜２２と、トランスファーゲート
１１〜１４とを有する。
【０００４】図８は図５のフリップフロップ回路３０の
真理値表を示す図である。図８において、本表８０は、
データ信号Ｄ，クロック信号Ｃに対する出力Ｑｎ＋１，
Ｑｎ＋１（反転値）の状態が示されている。図中、
真理値表を示す図である。図８において、本表８０は、
データ信号Ｄ，クロック信号Ｃに対する出力Ｑｎ＋１，
Ｑｎ＋１（反転値）の状態が示されている。図中、
〔０〕は低レベル，〔１〕は高レベル，上向き矢印は立
ち上がり時のパルス，下向き矢印は立ち下がり時のパル
スを各々示す。
ち上がり時のパルス，下向き矢印は立ち下がり時のパル
スを各々示す。
【０００５】また、ブロックにより、セットアップタイ
ム，ホールドタイムが定められているが、ＬＳＩ内部に
おいて伝播経路の差により、配線遅延や各ゲート遅延が
異なり、ブロックに入力される信号にタイミングとズレ
が生じ、セットアップタイム、ホールドタイムを満足し
なくなる場合があり、ファンクションブロックが機能的
に正常動作しなくなる。そこで、回路中のどのブロック
がどういう状態の時に正常動作していないかを特定する
ためには、回路中のすべてのブロックの遷移状態を観測
し、特定していく方法をとっている。
ム，ホールドタイムが定められているが、ＬＳＩ内部に
おいて伝播経路の差により、配線遅延や各ゲート遅延が
異なり、ブロックに入力される信号にタイミングとズレ
が生じ、セットアップタイム、ホールドタイムを満足し
なくなる場合があり、ファンクションブロックが機能的
に正常動作しなくなる。そこで、回路中のどのブロック
がどういう状態の時に正常動作していないかを特定する
ためには、回路中のすべてのブロックの遷移状態を観測
し、特定していく方法をとっている。
【０００６】
【発明が解決しようとする課題】このような従来のフリ
ップフロップ回路を用いて、ＬＳＩの設計を行う場合、
信号の伝播経路の差により、配線遅延やゲート遅延等が
異なるので、ブロックに入力する信号にタイミングのズ
レが生じ、セットアップタイム，ホールドタイムを満足
しなくなることがあり、この時ＬＳＩ内部の回路が機能
的に正常な動作をしなくなる。
ップフロップ回路を用いて、ＬＳＩの設計を行う場合、
信号の伝播経路の差により、配線遅延やゲート遅延等が
異なるので、ブロックに入力する信号にタイミングのズ
レが生じ、セットアップタイム，ホールドタイムを満足
しなくなることがあり、この時ＬＳＩ内部の回路が機能
的に正常な動作をしなくなる。
【０００７】この誤動作が、どのブロックで、どんな状
態の時に発生しているのかを特定するには、ＬＳＩ内部
で使用しているブロックすべてについて、信号の遷移状
態を観測しなればならない。使用しているブロックが多
くなればなるほど、特定する時間がかかってしまうとい
う問題点があった。
態の時に発生しているのかを特定するには、ＬＳＩ内部
で使用しているブロックすべてについて、信号の遷移状
態を観測しなればならない。使用しているブロックが多
くなればなるほど、特定する時間がかかってしまうとい
う問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、す
みやかに誤動作の部分を特定できるようにしたフリップ
フロップ回路を提供することにある。
みやかに誤動作の部分を特定できるようにしたフリップ
フロップ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のフリップフロッ
プ回路の構成は、クロック信号とデータ信号との２つの
入力信号と、前記クロック信号が変化した時の前記デー
タ信号の状態をチェックする回路及びその結果を出力す
る端子とを備えていることを特徴とする。
プ回路の構成は、クロック信号とデータ信号との２つの
入力信号と、前記クロック信号が変化した時の前記デー
タ信号の状態をチェックする回路及びその結果を出力す
る端子とを備えていることを特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例のフリップフロ
ップ回路を示すブロック図である。図１において、本実
施例は、Ｄ型フリップフロップ本体５０と、ＮＡＮＤゲ
ート１，２，３と、インバータ４，５とを備え、さらに
データ信号Ｄ，クロック信号Ｃ各入力端子と、出力Ｑ，
Ｑ（反転値）、タイミング信号（チェック）Ｔ１，Ｔ２
の各出力端子を有する。
ップ回路を示すブロック図である。図１において、本実
施例は、Ｄ型フリップフロップ本体５０と、ＮＡＮＤゲ
ート１，２，３と、インバータ４，５とを備え、さらに
データ信号Ｄ，クロック信号Ｃ各入力端子と、出力Ｑ，
Ｑ（反転値）、タイミング信号（チェック）Ｔ１，Ｔ２
の各出力端子を有する。
【００１１】図２に図１のタイミング図を示すように、
クロック信号Ｃが変化した時に、データ信号Ｄが変化す
ると、タイミング信号Ｔ１かＴ２に、
クロック信号Ｃが変化した時に、データ信号Ｄが変化す
ると、タイミング信号Ｔ１かＴ２に、
〔０〕信号が出力
される。
される。
【００１２】図中実線は、データ信号Ｄが正常な場合で
あり、破線はデータ信号Ｄが遅れている場合を示す。正
常な場合は、図５の従来のフリップフロップと変りな
く、タイミング信号Ｔ１，Ｔ２端子には、〔１〕しか出
力されない。クロック信号Ｃが変化した時にデータ信号
Ｄが遷移状態であれば、正しいデータが出力されるとは
限らない。そこで、クロック信号Ｃが変化した時、デー
タ信号Ｄが変化すれば、タイミング信号Ｔ１かＴ２に
あり、破線はデータ信号Ｄが遅れている場合を示す。正
常な場合は、図５の従来のフリップフロップと変りな
く、タイミング信号Ｔ１，Ｔ２端子には、〔１〕しか出
力されない。クロック信号Ｃが変化した時にデータ信号
Ｄが遷移状態であれば、正しいデータが出力されるとは
限らない。そこで、クロック信号Ｃが変化した時、デー
タ信号Ｄが変化すれば、タイミング信号Ｔ１かＴ２に
〔０〕信号が出力するようにした。
【００１３】図１の動作の真理値表を図６に示す。図６
において、本表６０は、タイミング信号Ｔ１，Ｔ２の出
力も示されている。
において、本表６０は、タイミング信号Ｔ１，Ｔ２の出
力も示されている。
【００１４】このように、本実施例は、クロック信号及
びデータ信号が入力されるフリップフロップ回路におい
て、前記クロック信号が変化したとき、データ信号が変
化すると、セットアップタイム、ホールドタイムを満足
しなくなる場合があり、それを論理信号の変化によって
検出する回路を備える。
びデータ信号が入力されるフリップフロップ回路におい
て、前記クロック信号が変化したとき、データ信号が変
化すると、セットアップタイム、ホールドタイムを満足
しなくなる場合があり、それを論理信号の変化によって
検出する回路を備える。
【００１５】図３は本発明の第２の実施例のリセット入
力のついたフリップフロップ回路のブロック図である。
力のついたフリップフロップ回路のブロック図である。
【００１６】図３において、本実施例は、リセット信号
Ｒが〔１〕の時のみ前記第１の実施例と同じ働きをする
が、リセット信号Ｒが
Ｒが〔１〕の時のみ前記第１の実施例と同じ働きをする
が、リセット信号Ｒが
〔０〕になると、タイミング信号
Ｔ１，Ｔ２の端子とも〔１〕が出力される。
Ｔ１，Ｔ２の端子とも〔１〕が出力される。
【００１７】図４は図３のタイミング図である。図４に
おいて、前記第１の実施例と同様に、実線はデータ信号
Ｄが正常な場合、破線はＤ信号が遅れている場合を示
す。
おいて、前記第１の実施例と同様に、実線はデータ信号
Ｄが正常な場合、破線はＤ信号が遅れている場合を示
す。
【００１８】尚図３において、フリップフロップ本体５
１と、ＮＡＮＤゲート７，８の入力とにリセット信号Ｒ
が印加され、その他は図１と同様である。
１と、ＮＡＮＤゲート７，８の入力とにリセット信号Ｒ
が印加され、その他は図１と同様である。
【００１９】図３の動作の真理値表を図７に示す。図７
において、本表７０は、リセット信号Ｒ，タイミング信
号Ｔ１，Ｔ２も示されている。
において、本表７０は、リセット信号Ｒ，タイミング信
号Ｔ１，Ｔ２も示されている。
【００２０】
【発明の効果】以上説明したように、本発明は、クロッ
ク信号とデータ信号の状態を比較して、セットアップタ
イムを満足しない場合に、
ク信号とデータ信号の状態を比較して、セットアップタ
イムを満足しない場合に、
〔０〕信号を出力するような
回路を内蔵しているので、このようなチェック端子付フ
リップフロップ回路を使用すれば、伝播遅延の差による
信号のタイミングのずれが発生しているブロックが容易
に特定できるという効果がある。
回路を内蔵しているので、このようなチェック端子付フ
リップフロップ回路を使用すれば、伝播遅延の差による
信号のタイミングのずれが発生しているブロックが容易
に特定できるという効果がある。
【図１】本発明の第１の実施例のフリップフロップ回路
を示すブロック図である。
を示すブロック図である。
【図２】図１の動作を示すタイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３の動作を示すタイミング図である。
【図５】従来のフリップフロップ回路を示すブロック図
である。
である。
【図６】図１の真理値表を示す図である。
【図７】図３の真理値表を示す図である。
【図８】図５の真理値表を示す図である。
３０ フリップフロップ回路 ５０，５１ フリップフロップ本体 １，２，３，６，７，８ ＮＡＮＤゲート ４，５，９，１０，１５〜２２ インバータ １１，１２，１３，１４ トランスファーゲート Ｄ データ信号 Ｃ クロック信号 Ｒ リセット信号 ６０，７０，８０ 真理値表
Claims (1)
- 【請求項１】 クロック信号とデータ信号との２つの入
力信号と、前記クロック信号が変化した時の前記データ
信号の状態をチェックする回路及びその結果を出力する
端子とを備えていることを特徴とするフリップフロップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285806A JPH05129896A (ja) | 1991-10-31 | 1991-10-31 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285806A JPH05129896A (ja) | 1991-10-31 | 1991-10-31 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129896A true JPH05129896A (ja) | 1993-05-25 |
Family
ID=17696329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285806A Pending JPH05129896A (ja) | 1991-10-31 | 1991-10-31 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129896A (ja) |
-
1991
- 1991-10-31 JP JP3285806A patent/JPH05129896A/ja active Pending
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