JP2964799B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2964799B2 JP2964799B2 JP4282407A JP28240792A JP2964799B2 JP 2964799 B2 JP2964799 B2 JP 2964799B2 JP 4282407 A JP4282407 A JP 4282407A JP 28240792 A JP28240792 A JP 28240792A JP 2964799 B2 JP2964799 B2 JP 2964799B2
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- Japan
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- flip
- flop
- clock
- test
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にスキャンパス・テスト回路の構成に関する。
し、特にスキャンパス・テスト回路の構成に関する。
【０００２】
【従来の技術】従来のスキャンパス・テスト回路は図３
に示すように通常回路で使用しているフリップフロップ
３８−１，３８−２，３８−３の前段にセレクタ３７−
１，４０−１，３７−２，４０−２，３７−３，４０−
３を追加し、セレクタ３７−１，４０−１，３７−２，
４０−２，３７−３，４０−３を切り換えて通常の使用
状態から、シフトレジスタ構成にすることでＬＳＩのフ
ァンクションテストを高信頼で、且つ短時間で行えるよ
うにした回路である。
に示すように通常回路で使用しているフリップフロップ
３８−１，３８−２，３８−３の前段にセレクタ３７−
１，４０−１，３７−２，４０−２，３７−３，４０−
３を追加し、セレクタ３７−１，４０−１，３７−２，
４０−２，３７−３，４０−３を切り換えて通常の使用
状態から、シフトレジスタ構成にすることでＬＳＩのフ
ァンクションテストを高信頼で、且つ短時間で行えるよ
うにした回路である。
【０００３】図３は、従来のスキャンパス・テスト回路
の概略の回路構成を示す。図において、３１−１〜３は
通常の動作モード時にフリップフロップに入力されるデ
ータの入力端子を示し、３２はテストモード時にテスト
データを入力するためのテストデータ入力端子を示し、
３３は通常モード時に使用するクロック端子を示し、３
４はテストモード時に使用するテストクロックの入力端
子を示す。
の概略の回路構成を示す。図において、３１−１〜３は
通常の動作モード時にフリップフロップに入力されるデ
ータの入力端子を示し、３２はテストモード時にテスト
データを入力するためのテストデータ入力端子を示し、
３３は通常モード時に使用するクロック端子を示し、３
４はテストモード時に使用するテストクロックの入力端
子を示す。
【０００４】３５は通常動作モードとテストモードを切
り換えるためのセレクタの切換端子を示し、３７−１〜
３はデータを通常の動作モードからテストモードに切り
換えるためセレクタを示し、４０−１〜３はクロック通
常動作用クロックからテストクロックに切り換えるため
のセレクタを示す。
り換えるためのセレクタの切換端子を示し、３７−１〜
３はデータを通常の動作モードからテストモードに切り
換えるためセレクタを示し、４０−１〜３はクロック通
常動作用クロックからテストクロックに切り換えるため
のセレクタを示す。
【０００５】３８−１〜３は、フリップフロップを示
し、３９−１〜３は通常モード時にフリップフロップの
出力が接続される組合わせ回路ブロックを示し、６はテ
ストモード時のシフトレジスタの最終段のフリップフロ
ップの出力をモニターするためのテストデータ出力端子
を示す。
し、３９−１〜３は通常モード時にフリップフロップの
出力が接続される組合わせ回路ブロックを示し、６はテ
ストモード時のシフトレジスタの最終段のフリップフロ
ップの出力をモニターするためのテストデータ出力端子
を示す。
【０００６】
【発明が解決しようとする課題】このような従来のスキ
ャンパス回路では、ＬＳＩのチップレイアウトを行った
場合や、プロセス変動があった場合に、フリップフロッ
プへのクロック信号の入力時間に差が生じたり、データ
の伝達遅延時間が変動するため、設計通りに回路が動作
しないことが多い。
ャンパス回路では、ＬＳＩのチップレイアウトを行った
場合や、プロセス変動があった場合に、フリップフロッ
プへのクロック信号の入力時間に差が生じたり、データ
の伝達遅延時間が変動するため、設計通りに回路が動作
しないことが多い。
【０００７】そのために、確実に動作するようにするた
めの設計に時間がかかったり、自動化が難しいという欠
点があった。
めの設計に時間がかかったり、自動化が難しいという欠
点があった。
【０００８】図４に図３の回路によるタイミングフロー
チャートを示す。図４において、（ａ）はテストクロッ
ク入力端子３４に入力されたクロック波形を示す。
（ｂ）はテストデータ入力端子３２に入力されたテスト
データ波形を示す。（ｃ）はフリップフロップ３８−１
のＱ出力の波形を示す。（ｄ）はフリップフロップ３７
−２のＣ入力端子に入力されたクロック波形を示す。
（ｅ）はフリップフロップ３８−２のＤ入力端子に入力
されたデータ波形でフリップフロップ３８−１のＱ出力
波形がある時間遅延したデータ波形である。（ｆ）はフ
リップフロップ３８−２のＱ出力端子の出力波形を示
す。（ｇ）及び（ｊ）はフリップフロップ３８−３のＣ
入力端子に入力されたクロック波形を示す。（ｈ）はフ
リップフロップ３８−３のＤ入力端子に入力されたデー
タ波形で３８−２のＱ出力波形が遅延したデータ波形で
ある。（ｉ）及び（ｋ）はそれぞれクロックが（ｇ），
（ｊ）のときのフリップフロップ３８−３のＱ出力の波
形を示す。このとき通常の状態であれば、フリップフロ
ップ３８−３のクロック入力波形、及びＱ出力波形は
（ｊ），（ｋ）の如くなる。
チャートを示す。図４において、（ａ）はテストクロッ
ク入力端子３４に入力されたクロック波形を示す。
（ｂ）はテストデータ入力端子３２に入力されたテスト
データ波形を示す。（ｃ）はフリップフロップ３８−１
のＱ出力の波形を示す。（ｄ）はフリップフロップ３７
−２のＣ入力端子に入力されたクロック波形を示す。
（ｅ）はフリップフロップ３８−２のＤ入力端子に入力
されたデータ波形でフリップフロップ３８−１のＱ出力
波形がある時間遅延したデータ波形である。（ｆ）はフ
リップフロップ３８−２のＱ出力端子の出力波形を示
す。（ｇ）及び（ｊ）はフリップフロップ３８−３のＣ
入力端子に入力されたクロック波形を示す。（ｈ）はフ
リップフロップ３８−３のＤ入力端子に入力されたデー
タ波形で３８−２のＱ出力波形が遅延したデータ波形で
ある。（ｉ）及び（ｋ）はそれぞれクロックが（ｇ），
（ｊ）のときのフリップフロップ３８−３のＱ出力の波
形を示す。このとき通常の状態であれば、フリップフロ
ップ３８−３のクロック入力波形、及びＱ出力波形は
（ｊ），（ｋ）の如くなる。
【０００９】しかし例えばチップレイアウトを行った時
にテストクロック入力端子とセレクタ３７−３の間の距
離が長くなると、フリップフロップ３８−３のクロック
入力信号は（ｇ）のように配線遅延が大きくなる。
にテストクロック入力端子とセレクタ３７−３の間の距
離が長くなると、フリップフロップ３８−３のクロック
入力信号は（ｇ）のように配線遅延が大きくなる。
【００１０】この場合、フリップフロップ３８−３では
クロックの２回目の立ち上がりで本来配線遅延がなけれ
ば′のときの（ｈ）の状態（Ｌレベル）をラッチする
はずが、のときの状態（Ｈレベル）をラッチしてしま
う。つまり、チップレイアウトによっては論理値に違い
が生じることになる。
クロックの２回目の立ち上がりで本来配線遅延がなけれ
ば′のときの（ｈ）の状態（Ｌレベル）をラッチする
はずが、のときの状態（Ｈレベル）をラッチしてしま
う。つまり、チップレイアウトによっては論理値に違い
が生じることになる。
【００１１】本発明の目的は、誤動作の少ない半導体集
積回路を提供することにある。
積回路を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、セレクタとフリッ
プフロップにてシフトレジスタを構成するスキャンパス
・テスト回路を有する半導体集積回路であって、スキャ
ンパス・テストに使用する複数のフリップフロップのク
ロック入力端子に入力されるスキャンパス・テストクロ
ック入力信号は、前段のフリップフロップのクロック入
力端子に入力するスキャンパス・テストクロック入力信
号の反転信号である。
め、本発明に係る半導体集積回路は、セレクタとフリッ
プフロップにてシフトレジスタを構成するスキャンパス
・テスト回路を有する半導体集積回路であって、スキャ
ンパス・テストに使用する複数のフリップフロップのク
ロック入力端子に入力されるスキャンパス・テストクロ
ック入力信号は、前段のフリップフロップのクロック入
力端子に入力するスキャンパス・テストクロック入力信
号の反転信号である。
【００１３】また、前記セレクタは、前段のフリップフ
ロップのクロック入力端子と接続したインバータと、イ
ンバータの出力端子と入力端子を接続し、且つ出力端子
とフリップフロップのクロック入力端子と接続した２入
力セレクタにて構成したセレクタ回路とを有するもので
ある。
ロップのクロック入力端子と接続したインバータと、イ
ンバータの出力端子と入力端子を接続し、且つ出力端子
とフリップフロップのクロック入力端子と接続した２入
力セレクタにて構成したセレクタ回路とを有するもので
ある。
【００１４】また、前記セレクタ回路は、インバータの
入力端子が、前段のフリップフロップ回路に接続された
セレクタ回路のインバータの出力端子と接続されたもの
である。
入力端子が、前段のフリップフロップ回路に接続された
セレクタ回路のインバータの出力端子と接続されたもの
である。
【００１５】
【作用】セレクタとフリップフロップで構成したシフト
レジスタによって、スキャンパス・テスト回路を形成し
た半導体集積回路において、このスキャンパス・テスト
に使用するフリップフロップのクロック入力端子に、前
段のフリップフロップの入力端子に接続したインバータ
及びインバータと接続したセレクタを介して、前段のフ
リップフロップのクロック入力信号の反転信号を供給す
る。
レジスタによって、スキャンパス・テスト回路を形成し
た半導体集積回路において、このスキャンパス・テスト
に使用するフリップフロップのクロック入力端子に、前
段のフリップフロップの入力端子に接続したインバータ
及びインバータと接続したセレクタを介して、前段のフ
リップフロップのクロック入力信号の反転信号を供給す
る。
【００１６】
【実施例】次に本発明について、図面を参照して説明す
る。図１は、本発明の一実施例を示す回路図である。
る。図１は、本発明の一実施例を示す回路図である。
【００１７】図１において、１−１〜３は通常の動作モ
ード時にフリップフロップに入力されるデータの入力端
子を示し、２はテストモード時にテストデータを入力す
るためのテストデータ入力端子を示し、３は通常モード
時に使用するクロック端子を示し、４はテストモード時
に使用するテストクロックの入力端子を示し、５は通常
動作モードとテストモードを切り換えるためのセレクタ
の切換端子を示し、８−１〜３はデータを通常動作モー
ドからテストモードに切り換えるためセレクタを示し、
９−１〜３はクロックを通常動作クロックからテストク
ロックに切り換えるためのセレクタを示す。
ード時にフリップフロップに入力されるデータの入力端
子を示し、２はテストモード時にテストデータを入力す
るためのテストデータ入力端子を示し、３は通常モード
時に使用するクロック端子を示し、４はテストモード時
に使用するテストクロックの入力端子を示し、５は通常
動作モードとテストモードを切り換えるためのセレクタ
の切換端子を示し、８−１〜３はデータを通常動作モー
ドからテストモードに切り換えるためセレクタを示し、
９−１〜３はクロックを通常動作クロックからテストク
ロックに切り換えるためのセレクタを示す。
【００１８】１０−１〜３はフリップフロップを示し、
１１−１〜３は通常モード時にフリップフロップの出力
が接続される組合わせ回路ブロックを示し、６はテスト
モード時のシフトレジスタの最終段のフリップフロップ
の出力をモニターするためのテストデータ出力端子を示
し、７はテストクロックを次の回路に出力するためのテ
ストクロック出力端子を示す。
１１−１〜３は通常モード時にフリップフロップの出力
が接続される組合わせ回路ブロックを示し、６はテスト
モード時のシフトレジスタの最終段のフリップフロップ
の出力をモニターするためのテストデータ出力端子を示
し、７はテストクロックを次の回路に出力するためのテ
ストクロック出力端子を示す。
【００１９】次に、図１の回路の動作について、図２の
タイミングチャートにより説明する。図２において、
（ａ）はテストクロック入力端子４に入力され、さらに
セレクタ回路９−１を通ってフリップフロップ１０−１
のＣ入力端子に入力されたクロック波形を示す。（ｂ）
はテストデータ入力端子２に入力されたテストデータ波
形を示す。（ｃ）は（ａ）の立ち上がりでラッチされた
フリップフロップ１０−１のＱ出力の波形を示す。
（ｄ）はフリップフロップ１０−２のＣ入力端子に入力
されたクロック波形で（ａ）の反転クロックである。
（ｅ）はフリップフロップ１０−２のＤ入力端子に入力
されたデータ波形で、フリップフロップ１０−１のＱ出
力波形が遅延したデータ波形である。（ｆ）は（ｄ）の
立ち上がりでラッチされたフリップフロップ１０−２の
Ｑ出力端子の出力波形を示す。（ｇ）はフリップフロッ
プ１０−３のＣ入力端子に入力されたクロック波形で
（ｄ）の反転波形である。（ｈ）はフリップフロップ１
０−３のＤ入力端子に入力されたデータ波形でフリップ
フロップ１０−２のＱ出力波形が遅延したデータ波形で
ある。（ｉ）はフリップフロップ１０−３のＱ出力の波
形を示す。
タイミングチャートにより説明する。図２において、
（ａ）はテストクロック入力端子４に入力され、さらに
セレクタ回路９−１を通ってフリップフロップ１０−１
のＣ入力端子に入力されたクロック波形を示す。（ｂ）
はテストデータ入力端子２に入力されたテストデータ波
形を示す。（ｃ）は（ａ）の立ち上がりでラッチされた
フリップフロップ１０−１のＱ出力の波形を示す。
（ｄ）はフリップフロップ１０−２のＣ入力端子に入力
されたクロック波形で（ａ）の反転クロックである。
（ｅ）はフリップフロップ１０−２のＤ入力端子に入力
されたデータ波形で、フリップフロップ１０−１のＱ出
力波形が遅延したデータ波形である。（ｆ）は（ｄ）の
立ち上がりでラッチされたフリップフロップ１０−２の
Ｑ出力端子の出力波形を示す。（ｇ）はフリップフロッ
プ１０−３のＣ入力端子に入力されたクロック波形で
（ｄ）の反転波形である。（ｈ）はフリップフロップ１
０−３のＤ入力端子に入力されたデータ波形でフリップ
フロップ１０−２のＱ出力波形が遅延したデータ波形で
ある。（ｉ）はフリップフロップ１０−３のＱ出力の波
形を示す。
【００２０】このようにフリップフロップ１０−１，１
０−２，１０−３は１段おきに半クロック動作を行い、
しかもデータとクロックともに前段のフリップフロップ
から供給されるため、たとえば配線遅延等により（ｅ）
のデータが（ｃ）のデータより大きく遅れても、また
（ｇ）のクロックが（ｄ）よりも大きく遅れた場合で
も、前段のクロックよりも半クロック以上遅れなけれ
ば、誤動作は起きない。また仮に遅延が大きくなって
も、クロックの周期を長くとることで、容易に回避でき
る。
０−２，１０−３は１段おきに半クロック動作を行い、
しかもデータとクロックともに前段のフリップフロップ
から供給されるため、たとえば配線遅延等により（ｅ）
のデータが（ｃ）のデータより大きく遅れても、また
（ｇ）のクロックが（ｄ）よりも大きく遅れた場合で
も、前段のクロックよりも半クロック以上遅れなけれ
ば、誤動作は起きない。また仮に遅延が大きくなって
も、クロックの周期を長くとることで、容易に回避でき
る。
【００２１】
【発明の効果】以上説明したように本発明は、スキャン
パス・テスト回路のテストクロックを常に前段のクロッ
クの反転クロックとすることで、動作マージンの大きい
テスト回路が可能となる。
パス・テスト回路のテストクロックを常に前段のクロッ
クの反転クロックとすることで、動作マージンの大きい
テスト回路が可能となる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の動作を示すタイミングフローチャート
である。
である。
【図３】従来例を示す回路図である。
【図４】従来例の動作を示すタイミングフローチャート
である。
である。
１−１，２，３，３１−１，２，３ データ入力端子 ２，３２ テストデータ入力端子 ３，３３ クロック入力端子 ４，３４ テストクロック入力端子 ５，３５ テスト切換端子 ６，３６ テストデータ出力端子 ７ テストクロック出力端子 ８−１，２，３，３７−１，２，３ セレクタ ９−１，２，３ セレクタ回路 １０−１，２，３，３８−１，２，３ フリップフロッ
プ １１−１，２，３，３９−１，２，３ 組合わせ回路ブ
ロック
プ １１−１，２，３，３９−１，２，３ 組合わせ回路ブ
ロック
Claims (3)
- 【請求項１】 セレクタとフリップフロップにてシフト
レジスタを構成するスキャンパス・テスト回路を有する
半導体集積回路であって、 スキャンパス・テストに使用する複数のフリップフロッ
プのクロック入力端子に入力されるスキャンパス・テス
トクロック入力信号は、前段のフリップフロップのクロ
ック入力端子に入力するスキャンパス・テストクロック
入力信号の反転信号であることを特徴とする半導体集積
回路。 - 【請求項２】 請求項１の半導体集積回路において、前
記セレクタは、前段のフリップフロップのクロック入力
端子と接続したインバータと、インバータの出力端子と
入力端子を接続し、且つ出力端子とフリップフロップの
クロック入力端子と接続した２入力セレクタにて構成し
たセレクタ回路とを有するものであることを特徴とする
半導体集積回路。 - 【請求項３】 請求項２の半導体集積回路において、前
記セレクタ回路は、インバータの入力端子が、前段のフ
リップフロップ回路に接続されたセレクタ回路のインバ
ータの出力端子と接続されたものであることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282407A JP2964799B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282407A JP2964799B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06109817A JPH06109817A (ja) | 1994-04-22 |
| JP2964799B2 true JP2964799B2 (ja) | 1999-10-18 |
Family
ID=17652014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282407A Expired - Fee Related JP2964799B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964799B2 (ja) |
-
1992
- 1992-09-28 JP JP4282407A patent/JP2964799B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06109817A (ja) | 1994-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |