JPH05129901A - 信号レベル変換器 - Google Patents
信号レベル変換器Info
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- JPH05129901A JPH05129901A JP4114264A JP11426492A JPH05129901A JP H05129901 A JPH05129901 A JP H05129901A JP 4114264 A JP4114264 A JP 4114264A JP 11426492 A JP11426492 A JP 11426492A JP H05129901 A JPH05129901 A JP H05129901A
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- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
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- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ入力信号レベルをＥＣＬ出力信号レ
ベルに変換するための信号レベル変換器の損失電力を低
減させる。 【構成】 ２つのエミッタ結合されたトランジスタ１、
２の第１のトランジスタ１のコレクタは直接に、第２の
トランジスタ２のコレクタは制御可能な抵抗１５を介し
て第１の供給電位ＶＣＣに接続し、両トランジスタ１、
２のエミッタは第３のトランジスタ３を介して第２の供
給電位ＶＥＥに接続し、第３のトランジスタ３のコレク
タ‐エミッタを流れる電流が第２のトランジスタ２のコ
レクタ‐エミッタを流れるときには制御可能な抵抗１５
の抵抗値が高く、第１のトランジスタ１のコレクタ‐エ
ミッタを流れるときは抵抗１５の抵抗値が低いように制
御する。
ベルに変換するための信号レベル変換器の損失電力を低
減させる。 【構成】 ２つのエミッタ結合されたトランジスタ１、
２の第１のトランジスタ１のコレクタは直接に、第２の
トランジスタ２のコレクタは制御可能な抵抗１５を介し
て第１の供給電位ＶＣＣに接続し、両トランジスタ１、
２のエミッタは第３のトランジスタ３を介して第２の供
給電位ＶＥＥに接続し、第３のトランジスタ３のコレク
タ‐エミッタを流れる電流が第２のトランジスタ２のコ
レクタ‐エミッタを流れるときには制御可能な抵抗１５
の抵抗値が高く、第１のトランジスタ１のコレクタ‐エ
ミッタを流れるときは抵抗１５の抵抗値が低いように制
御する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ入力信号レベ
ルをＥＣＬ出力信号レベルに変換するための信号レベル
変換器であって、２つのエミッタ結合されたトランジス
タのうち第１のトランジスタのコレクタは直接に、また
第２のトランジスタのコレクタは抵抗を介して第１の供
給電位に接続されており、前記両トランジスタのエミッ
タは、エミッタ側の抵抗を介して第２の供給電位に接続
されている第３のトランジスタのコレクタと接続されて
おり、第２および第３のトランジスタのベース端子は基
準電位、制御電位と接続されており、第４のトランジス
タがそのベースで第２のトランジスタのコレクタに、ま
たそのコレクタで第１の供給電位に接続されており、入
力信号端子が第１のトランジスタのベースと、出力信号
端子が第４のトランジスタのエミッタと接続されている
信号レベル変換器に関する。
ルをＥＣＬ出力信号レベルに変換するための信号レベル
変換器であって、２つのエミッタ結合されたトランジス
タのうち第１のトランジスタのコレクタは直接に、また
第２のトランジスタのコレクタは抵抗を介して第１の供
給電位に接続されており、前記両トランジスタのエミッ
タは、エミッタ側の抵抗を介して第２の供給電位に接続
されている第３のトランジスタのコレクタと接続されて
おり、第２および第３のトランジスタのベース端子は基
準電位、制御電位と接続されており、第４のトランジス
タがそのベースで第２のトランジスタのコレクタに、ま
たそのコレクタで第１の供給電位に接続されており、入
力信号端子が第１のトランジスタのベースと、出力信号
端子が第４のトランジスタのエミッタと接続されている
信号レベル変換器に関する。
【０００２】
【従来の技術】ディジタル電子システムを実際に構成す
る際には、通常、高速の論理回路段は損失電力の大きい
パイポーラ電流スイッチ回路技術（ＥＣＬ）で、またそ
れほど高速でない論理回路段は損失電力の小さい相補性
ＭＯＳ回路技術（ＣＭＯＳ）で実現される。両回路技術
は論理信号ＬおよびＨに対して相異なる電圧レベルを使
用するので、ＣＭＯＳスイッチ段からＥＣＬスイッチ段
への移行の際に信号レベル変換器が使用されなければな
らない。通常、ＣＭＯＳおよびＥＣＬスイッチ段は、プ
リント板上に配置され導体路を介して互いに接続されて
いるそれぞれ異なるＩＣ上に実現される。
る際には、通常、高速の論理回路段は損失電力の大きい
パイポーラ電流スイッチ回路技術（ＥＣＬ）で、またそ
れほど高速でない論理回路段は損失電力の小さい相補性
ＭＯＳ回路技術（ＣＭＯＳ）で実現される。両回路技術
は論理信号ＬおよびＨに対して相異なる電圧レベルを使
用するので、ＣＭＯＳスイッチ段からＥＣＬスイッチ段
への移行の際に信号レベル変換器が使用されなければな
らない。通常、ＣＭＯＳおよびＥＣＬスイッチ段は、プ
リント板上に配置され導体路を介して互いに接続されて
いるそれぞれ異なるＩＣ上に実現される。
【０００３】信号レベルスパンが比較的小さいので、ま
た信号レベル変換器の出力を導体路の波動抵抗に適合さ
せることが可能なので、ＥＣＬ信号レベルがＣＭＯＳ信
号レベルよりもプリント板上での信号伝送のためによく
適している。すなわち、ＣＭＯＳ回路段を含んでいるＩ
Ｃ上に信号レベル変換器を配置することが推奨される。
た信号レベル変換器の出力を導体路の波動抵抗に適合さ
せることが可能なので、ＥＣＬ信号レベルがＣＭＯＳ信
号レベルよりもプリント板上での信号伝送のためによく
適している。すなわち、ＣＭＯＳ回路段を含んでいるＩ
Ｃ上に信号レベル変換器を配置することが推奨される。
【０００４】公知の信号レベル変換器が図４に示されて
いる。それは、ＭＯＳトランジスタおよびバイポーラト
ランジスタがＩＣ上に配置され得るＢｉＣＭＯＳ技術に
より実現されている。２つのエミッタ結合されたトラン
ジスタ１、２のエミッタは、トランジスタ３および抵抗
４から成る電流源を介して供給電位ＶＥＥに接続されて
いる。電流源は電流Ｉ１を与える。トランジスタ１のコ
レクタは直接に、またトランジスタ２のコレクタは抵抗
５を介して別の供給電位ＶＣＣに接続されている。トラ
ンジスタ２のベースは、電位ＶＣＣ、ＶＥＥの中央に位
置する参照電位Ｖ１と接続される。レベル変換器の入力
信号端子６はトランジスタ１のベースと接続されてい
る。入力信号の信号レベルはＨおよびＬに対して電位Ｖ
ＣＣまたはＶＥＥの値（たとえば０Ｖおよび−５Ｖ）に
位置する。エミッタフォロワとして動作する別のトラン
ジスタ７のベースがトランジスタ２のコレクタと接続さ
れている。トランジスタ７のエミッタは出力信号端子８
を形成する。出力信号に対するＥＣＬ信号レベルはたと
えばＨに対しては−０．９Ｖに、またＬに対しては−
１．７Ｖに位置する。
いる。それは、ＭＯＳトランジスタおよびバイポーラト
ランジスタがＩＣ上に配置され得るＢｉＣＭＯＳ技術に
より実現されている。２つのエミッタ結合されたトラン
ジスタ１、２のエミッタは、トランジスタ３および抵抗
４から成る電流源を介して供給電位ＶＥＥに接続されて
いる。電流源は電流Ｉ１を与える。トランジスタ１のコ
レクタは直接に、またトランジスタ２のコレクタは抵抗
５を介して別の供給電位ＶＣＣに接続されている。トラ
ンジスタ２のベースは、電位ＶＣＣ、ＶＥＥの中央に位
置する参照電位Ｖ１と接続される。レベル変換器の入力
信号端子６はトランジスタ１のベースと接続されてい
る。入力信号の信号レベルはＨおよびＬに対して電位Ｖ
ＣＣまたはＶＥＥの値（たとえば０Ｖおよび−５Ｖ）に
位置する。エミッタフォロワとして動作する別のトラン
ジスタ７のベースがトランジスタ２のコレクタと接続さ
れている。トランジスタ７のエミッタは出力信号端子８
を形成する。出力信号に対するＥＣＬ信号レベルはたと
えばＨに対しては−０．９Ｖに、またＬに対しては−
１．７Ｖに位置する。
【０００５】入力信号端子６におけるＨ信号の際には電
流Ｉ１はトランジスタ１を通って、またＬ信号の際には
トランジスタ２を通って流れる。入力信号がＨ電位に位
置すると、下記のことが生ずる。一方ではトランジスタ
７のベース電流は、出力端子８における電流の強さが２
０ｍＡないし２５ｍＡであるように選ばれていなければ
ならない。これは５０Ωの波動抵抗を有するプリント板
に対する通常の値である。他方において、トランジスタ
７のベース電流により生ずる抵抗５における電圧降下お
よびトランジスタ７のベース‐エミッタ間経路における
電圧降下は−０．９Ｖの値を生じなければならない。そ
れにより抵抗５に対してたとえば２００Ωの最大値が決
定される。
流Ｉ１はトランジスタ１を通って、またＬ信号の際には
トランジスタ２を通って流れる。入力信号がＨ電位に位
置すると、下記のことが生ずる。一方ではトランジスタ
７のベース電流は、出力端子８における電流の強さが２
０ｍＡないし２５ｍＡであるように選ばれていなければ
ならない。これは５０Ωの波動抵抗を有するプリント板
に対する通常の値である。他方において、トランジスタ
７のベース電流により生ずる抵抗５における電圧降下お
よびトランジスタ７のベース‐エミッタ間経路における
電圧降下は−０．９Ｖの値を生じなければならない。そ
れにより抵抗５に対してたとえば２００Ωの最大値が決
定される。
【０００６】入力信号がＬ電位に位置すると、付加的に
電流Ｉ１が抵抗５を通って流れる。電流Ｉ１は、−０．
９Ｖから−１．７Ｖへのレベルスパンがトランジスタ２
のコレクタに生ずるように選ばれなければならない。抵
抗５は最大値（たとえば２００Ω）を超過してはならな
いので、電流Ｉ１はたとえば４ｍＡの最小値よりも下に
は位置し得ない。信号レベル変換器の最小損失電力は本
質的に電流Ｉ２により決定され、また比較的高い。
電流Ｉ１が抵抗５を通って流れる。電流Ｉ１は、−０．
９Ｖから−１．７Ｖへのレベルスパンがトランジスタ２
のコレクタに生ずるように選ばれなければならない。抵
抗５は最大値（たとえば２００Ω）を超過してはならな
いので、電流Ｉ１はたとえば４ｍＡの最小値よりも下に
は位置し得ない。信号レベル変換器の最小損失電力は本
質的に電流Ｉ２により決定され、また比較的高い。
【０００７】
【発明が解決しようとする課題】本発明の課題は冒頭に
記載した信号レベル変換器を、損失電力が低減されるよ
うに改良することである。
記載した信号レベル変換器を、損失電力が低減されるよ
うに改良することである。
【０００８】
【課題を解決するための手段】この課題は、第２のトラ
ンジスタのコレクタ側の抵抗が第１の制御可能な抵抗と
して構成されており、第３のトランジスタのコレクタ‐
エミッタ間経路を通って流れる電流が第２のトランジス
タのコレクタ‐エミッタ間経路を通って流れるときには
その抵抗が高く、この電流が第１のトランジスタのコレ
クタ‐エミッタ間経路を通って流れるときにはその抵抗
が低いように制御されることにより解決される。
ンジスタのコレクタ側の抵抗が第１の制御可能な抵抗と
して構成されており、第３のトランジスタのコレクタ‐
エミッタ間経路を通って流れる電流が第２のトランジス
タのコレクタ‐エミッタ間経路を通って流れるときには
その抵抗が高く、この電流が第１のトランジスタのコレ
クタ‐エミッタ間経路を通って流れるときにはその抵抗
が低いように制御されることにより解決される。
【０００９】
【実施例】以下、図面により本発明のいくつかの実施例
を説明する。
を説明する。
【００１０】図１には、ＣＭＯＳ入力信号レベルをＥＣ
Ｌ出力信号レベルに変換するためのわずかな損失電力を
有する信号レベル変換器が示されている。トランジスタ
２のコレクタ回路に制御可能な抵抗１５が存在してい
る。それはオーム性抵抗１０とＰＭＯＳトランジスタ１
２のドレイン‐ソース間経路との並列回路から成ってい
る。トランジスタ１２のゲート電極はインバータ１３を
介して入力信号端子６と接続されている。
Ｌ出力信号レベルに変換するためのわずかな損失電力を
有する信号レベル変換器が示されている。トランジスタ
２のコレクタ回路に制御可能な抵抗１５が存在してい
る。それはオーム性抵抗１０とＰＭＯＳトランジスタ１
２のドレイン‐ソース間経路との並列回路から成ってい
る。トランジスタ１２のゲート電極はインバータ１３を
介して入力信号端子６と接続されている。
【００１１】入力信号端子６におけるＬ電位の際にはＰ
ＭＯＳトランジスタ１２は遮断されている。制御可能な
抵抗１５の抵抗値はいま抵抗１０の値に等しい。たとえ
ば−０．９Ｖから−１．７Ｖへの出力信号端子８におけ
るＬレベルに対するレベルスパンは、電流Ｉ２が惹起す
る抵抗１０における電圧降下により生ぜしめられる。抵
抗１０の値は、図１の抵抗５の値よりも高く選ばれる。
従って、電流Ｉ２は図１の電流Ｉ１よりも小さく選ばれ
得る。それによって損失電力が低減される。
ＭＯＳトランジスタ１２は遮断されている。制御可能な
抵抗１５の抵抗値はいま抵抗１０の値に等しい。たとえ
ば−０．９Ｖから−１．７Ｖへの出力信号端子８におけ
るＬレベルに対するレベルスパンは、電流Ｉ２が惹起す
る抵抗１０における電圧降下により生ぜしめられる。抵
抗１０の値は、図１の抵抗５の値よりも高く選ばれる。
従って、電流Ｉ２は図１の電流Ｉ１よりも小さく選ばれ
得る。それによって損失電力が低減される。
【００１２】信号入力端子６におけるＨ電位の際にはＰ
ＭＯＳトランジスタ１２は導通している。それは、制御
可能な抵抗１５の抵抗値に対してたとえば２００Ωが生
ずるように設計される。この値は、図４に関連して記載
したように、導体路の波動抵抗への出力信号端子８のマ
ッチングのために必要である。
ＭＯＳトランジスタ１２は導通している。それは、制御
可能な抵抗１５の抵抗値に対してたとえば２００Ωが生
ずるように設計される。この値は、図４に関連して記載
したように、導体路の波動抵抗への出力信号端子８のマ
ッチングのために必要である。
【００１３】トランジスタ７のベース‐エミッタ間経路
における電圧降下は温度の上昇と共に低下する。こうし
て出力信号端子８におけるＨレベルまたはＬレベルは相
応に上昇する。図２では温度補償のために電流源がエミ
ッタホロワートランジスタ７のベースと電位ＶＥＥとの
間に配置される。それはトランジスタ２０およびエミッ
タ側に配置された制御可能な抵抗２４から成っている。
トランジスタのベースは制御電位Ｖ３に接続されてい
る。制御可能な抵抗はオーム性抵抗２１およびＮＭＯＳ
トランジスタ２３から成っており、そのゲート電極は入
力信号端子６と接続されている。
における電圧降下は温度の上昇と共に低下する。こうし
て出力信号端子８におけるＨレベルまたはＬレベルは相
応に上昇する。図２では温度補償のために電流源がエミ
ッタホロワートランジスタ７のベースと電位ＶＥＥとの
間に配置される。それはトランジスタ２０およびエミッ
タ側に配置された制御可能な抵抗２４から成っている。
トランジスタのベースは制御電位Ｖ３に接続されてい
る。制御可能な抵抗はオーム性抵抗２１およびＮＭＯＳ
トランジスタ２３から成っており、そのゲート電極は入
力信号端子６と接続されている。
【００１４】制御電位Ｖ３とトランジスタ２０のベース
‐エミッタ間経路における電圧降下との温度依存性は、
既に知られている仕方で、電流Ｉ３が温度の上昇と共に
上昇するように設定されている。それは制御可能な抵抗
１５に、温度に起因する出力信号端子８におけるレベル
の上昇を補償する付加的の電圧降下を生じさせる。付加
の電圧降下はＨレベルおよびＬレベルに対して等大であ
るべきである。こうして電流Ｉ３は、制御される抵抗１
５の低い抵抗値の際には高くなければならず、また高い
抵抗値の際には低くなければならない。このことは、２
つの制御される抵抗１５および２４の抵抗値の比がＨレ
ベルまたはＬレベルに対してほぼ等しい比にとどまるこ
とにより達成される。その役割をＮＭＯＳトランジスタ
２３がしている。入力信号端子６におけるＬレベルの際
にはトランジスタ２３は遮断されており、Ｈレベルの際
にはトランジスタ２３は導通し、並列接続の抵抗２４の
全抵抗値を低下させる。
‐エミッタ間経路における電圧降下との温度依存性は、
既に知られている仕方で、電流Ｉ３が温度の上昇と共に
上昇するように設定されている。それは制御可能な抵抗
１５に、温度に起因する出力信号端子８におけるレベル
の上昇を補償する付加的の電圧降下を生じさせる。付加
の電圧降下はＨレベルおよびＬレベルに対して等大であ
るべきである。こうして電流Ｉ３は、制御される抵抗１
５の低い抵抗値の際には高くなければならず、また高い
抵抗値の際には低くなければならない。このことは、２
つの制御される抵抗１５および２４の抵抗値の比がＨレ
ベルまたはＬレベルに対してほぼ等しい比にとどまるこ
とにより達成される。その役割をＮＭＯＳトランジスタ
２３がしている。入力信号端子６におけるＬレベルの際
にはトランジスタ２３は遮断されており、Ｈレベルの際
にはトランジスタ２３は導通し、並列接続の抵抗２４の
全抵抗値を低下させる。
【００１５】ＩＣの製造の際には構成要素パラメータの
許容差の問題が生ずる。たとえば抵抗１０および１２の
ように同一形式で同一設計の構成要素では、電気的パラ
メータの近似的に等しい比が守られ得る。たとえばＮＭ
ＯＳトランジスタ２３およびＰＭＯＳトランジスタ１２
のように相異なる極性のＭＯＳトランジスタでは、この
ことは一般にもはや当てはまらない。
許容差の問題が生ずる。たとえば抵抗１０および１２の
ように同一形式で同一設計の構成要素では、電気的パラ
メータの近似的に等しい比が守られ得る。たとえばＮＭ
ＯＳトランジスタ２３およびＰＭＯＳトランジスタ１２
のように相異なる極性のＭＯＳトランジスタでは、この
ことは一般にもはや当てはまらない。
【００１６】相異なる極性のこれら両ＭＯＳトランジス
タの製造上のパラメータばらつきを同じく補償するため
に、図３の回路装置が用いられる。供給電圧電位ＶＣ
Ｃ、ＶＥＥの間にそれぞれＰＭＯＳトランジスタ２５お
よびＮＭＯＳトランジスタ２６から成る直列回路が配置
される。トランジスタ２５のゲート電極は反転された入
力信号端子６と接続されている。トランジスタ２６は、
そのゲート電極およびドレイン電極が接続されているこ
とによって、抵抗として接続されている。トランジスタ
２３のゲート端子は同じくトランジスタ２６のドレイン
電極に接続されている。
タの製造上のパラメータばらつきを同じく補償するため
に、図３の回路装置が用いられる。供給電圧電位ＶＣ
Ｃ、ＶＥＥの間にそれぞれＰＭＯＳトランジスタ２５お
よびＮＭＯＳトランジスタ２６から成る直列回路が配置
される。トランジスタ２５のゲート電極は反転された入
力信号端子６と接続されている。トランジスタ２６は、
そのゲート電極およびドレイン電極が接続されているこ
とによって、抵抗として接続されている。トランジスタ
２３のゲート端子は同じくトランジスタ２６のドレイン
電極に接続されている。
【００１７】製造条件に起因して、たとえばＰＭＯＳト
ランジスタ１２のドレイン‐ソース間経路の抵抗は予定
された抵抗よりも高くなり、またＮＭＯＳトランジスタ
２３のドレイン‐ソース間経路の抵抗は予定された抵抗
よりも低くなる。同様のことがトランジスタ２５または
２６のドレイン‐ソース間経路に対しても生ずる。入力
信号端子６におけるＨレベルに対しては、したがってト
ランジスタ１２、２３、２５が導通しているときには次
のことが生ずる。トランジスタ２５および２６のドレイ
ン‐ソース間経路を通る電流の流れはトランジスタ２６
に電圧降下を生ずる。トランジスタ２６のドレイン‐ソ
ース間経路のより低い抵抗値に基づいて、電圧降下は予
定された値よりも低くなる。トランジスタ２３のより低
いゲート電位により、そのドレイン‐ソース間経路の抵
抗は高められる。こうして、トランジスタ１２、２３の
ドレイン‐ソース間経路の抵抗の比が再び補償される。
同様のことがトランジスタ１２、２５または２３、２６
のドレイン‐ソース間経路の抵抗の逆の関係の場合にも
生ずる。
ランジスタ１２のドレイン‐ソース間経路の抵抗は予定
された抵抗よりも高くなり、またＮＭＯＳトランジスタ
２３のドレイン‐ソース間経路の抵抗は予定された抵抗
よりも低くなる。同様のことがトランジスタ２５または
２６のドレイン‐ソース間経路に対しても生ずる。入力
信号端子６におけるＨレベルに対しては、したがってト
ランジスタ１２、２３、２５が導通しているときには次
のことが生ずる。トランジスタ２５および２６のドレイ
ン‐ソース間経路を通る電流の流れはトランジスタ２６
に電圧降下を生ずる。トランジスタ２６のドレイン‐ソ
ース間経路のより低い抵抗値に基づいて、電圧降下は予
定された値よりも低くなる。トランジスタ２３のより低
いゲート電位により、そのドレイン‐ソース間経路の抵
抗は高められる。こうして、トランジスタ１２、２３の
ドレイン‐ソース間経路の抵抗の比が再び補償される。
同様のことがトランジスタ１２、２５または２３、２６
のドレイン‐ソース間経路の抵抗の逆の関係の場合にも
生ずる。
【図１】本発明の一実施例の接続図である。
【図２】本発明の別の実施例の接続図である。
【図３】本発明のさらに別の一実施例の接続図である。
【図４】従来の信号レベル変換器の接続図である。
１、２、３、７ トランジスタ ６ 入力信号端子 ８ 出力信号端子 １５、２４ 制御可能な抵抗
Claims (6)
- 【請求項１】 ２つのエミッタ結合されたトランジスタ
（１、２）のうち第１のトランジスタのコレクタは直接
に、第２のトランジスタのコレクタは抵抗を介して第１
の供給電位（ＶＣＣ）に接続されており、 前記両トランジスタ（１、２）のエミッタは、エミッタ
側の抵抗（４）を介して第２の供給電位（ＶＥＥ）に接
続されている第３のトランジスタ（３）のコレクタと接
続されており、 第２および第３のトランジスタ（２、３）のベース端子
は基準電位、制御電位（Ｖ１、Ｖ２）と接続されてお
り、 第４のトランジスタ（７）がそのベースで第２のトラン
ジスタ（２）のコレクタに、そのコレクタで第１の供給
電位（ＶＣＣ）に接続されており、 入力信号端子（６）が第１のトランジスタ（１）のベー
スと、出力信号端子（８）が第４のトランジスタ（７）
のエミッタと接続されているＣＭＯＳ入力信号レベルを
ＥＣＬ出力信号レベルに変換するための信号レベル変換
器において、 第２のトランジスタ（２）のコレクタ側の抵抗が第１の
制御可能な抵抗（１５）として構成されており、第３の
トランジスタ（３）のコレクタ‐エミッタ間経路を通っ
て流れる電流が第２のトランジスタ（２）のコレクタ‐
エミッタ間経路を通って流れるときにはその抵抗が高
く、この電流が第１のトランジスタ（１）のコレクタ‐
エミッタ間経路を通って流れるときにはその抵抗が低い
ように制御されることを特徴とする信号レベル変換器。 - 【請求項２】 第１の制御可能な抵抗（１５）が第１の
オーム性抵抗（１０）および第１のＭＯＳトランジスタ
（１２）のドレイン‐ソース間経路から成る並列回路と
して構成されており、そのゲート電極がインバータ（１
３）を介して入力信号端子（６）と接続されていること
を特徴とする請求項１記載の信号レベル変換器。 - 【請求項３】 第５のトランジスタ（２０）がそのコレ
クタで第４のトランジスタ（７）のベースに、そのエミ
ッタで第２の制御可能な抵抗（２４）を介して第２の供
給電位（ＶＥＥ）に、そのベースで別の制御電位（Ｖ
３）に接続されており、 第２の制御可能な抵抗（２４）が第１の制御可能な抵抗
（１５）に対して同向きに制御されることを特徴とする
請求項１記載の信号レベル変換器。 - 【請求項４】 第２の制御可能な抵抗（２４）が第２の
オーム性抵抗（２１）および第２のＭＯＳトランジスタ
（２３）のドレイン‐ソース間経路から成る並列回路と
して構成されており、第２のＭＯＳトランジスタ（２
３）のゲート電極が入力信号端子（６）と接続されてい
ることを特徴とする請求項３記載の信号レベル変換器。 - 【請求項５】 第２の制御可能な抵抗（２４）が第２の
オーム性抵抗（２１）および第２のＭＯＳトランジスタ
（２３）のドレイン‐ソース間経路から成る並列回路と
して構成されており、 第３および第４のＭＯＳトランジスタ（２５、２６）の
ドレイン‐ソース間経路から成る直列回路が存在してお
り、 第３のＭＯＳトランジスタ（２５）のソース端子が第１
の供給電位（ＶＣＣ）と、第４のＭＯＳトランジスタ
（２６）のソース端子が第２の供給電位（ＶＥＥ）と接
続されており、 第１のＭＯＳトランジスタ（１２）のゲート電極が第３
のＭＯＳトランジスタ（２５）のゲート電極と接続され
ており、 第２のＭＯＳトランジスタ（２３）のゲート電極が第３
および第４のＭＯＳトランジスタ（２５、２６）の間の
接続点と接続されており、 第４のＭＯＳトランジスタ（２６）のゲート電極および
ドレイン電極が互いに接続されていることを特徴とする
請求項３記載の信号レベル変換器。 - 【請求項６】 第１および第２のＭＯＳトランジスタ
（１２、２３）が逆の極性を有し、 第３および第４のＭＯＳトランジスタ（２５、２６）が
第１または第２のトランジスタ（１２、２３）と等しい
極性を有することを特徴とする請求項１ないし５の１つ
に記載の信号レベル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4112310A DE4112310A1 (de) | 1991-04-15 | 1991-04-15 | Signalpegelwandler |
| DE4112310.7 | 1991-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129901A true JPH05129901A (ja) | 1993-05-25 |
Family
ID=6429649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114264A Withdrawn JPH05129901A (ja) | 1991-04-15 | 1992-04-08 | 信号レベル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5331229A (ja) |
| EP (1) | EP0509349B1 (ja) |
| JP (1) | JPH05129901A (ja) |
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| IE (1) | IE76472B1 (ja) |
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| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
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-
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-
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- 1992-04-03 DE DE59206636T patent/DE59206636D1/de not_active Expired - Fee Related
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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