JPH05129914A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH05129914A JPH05129914A JP31175691A JP31175691A JPH05129914A JP H05129914 A JPH05129914 A JP H05129914A JP 31175691 A JP31175691 A JP 31175691A JP 31175691 A JP31175691 A JP 31175691A JP H05129914 A JPH05129914 A JP H05129914A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- pchtr
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 入力信号が出力されるまでの遅延時間を小さ
くする。 【構成】 ２N 本の入力信号の夫々に対応してトランジ
スタ301 （302 〜304 ）及びトランジスタ401 （402 〜
404 ）からなるスイッチング回路を２N 個設ける。Ｎ本
の制御信号を入力とする反転回路101 〜106 及びナンド
回路201 〜204 により、２N 個のスイッチング回路を択
一的に有効にせしめる。 【効果】 ＭＯＳトランジスタ部分が１段のみであり、
入力信号が出力されるまでの遅延時間が小さくなる。
くする。 【構成】 ２N 本の入力信号の夫々に対応してトランジ
スタ301 （302 〜304 ）及びトランジスタ401 （402 〜
404 ）からなるスイッチング回路を２N 個設ける。Ｎ本
の制御信号を入力とする反転回路101 〜106 及びナンド
回路201 〜204 により、２N 個のスイッチング回路を択
一的に有効にせしめる。 【効果】 ＭＯＳトランジスタ部分が１段のみであり、
入力信号が出力されるまでの遅延時間が小さくなる。
Description
【０００１】
【技術分野】本発明は論理回路に関し、特に２N 本（Ｎ
は２以上の整数）の入力信号を択一的に送出する論理回
路に関する。
は２以上の整数）の入力信号を択一的に送出する論理回
路に関する。
【０００２】
【従来技術】従来、この種の論理回路には、２N 本の入
力信号を択一的に送出するため、周知のトランスファゲ
ートにより構成されたものがある。その従来の論理回路
について、図２を参照して説明する。
力信号を択一的に送出するため、周知のトランスファゲ
ートにより構成されたものがある。その従来の論理回路
について、図２を参照して説明する。
【０００３】図２において、１〜４は選択対象となる入
力信号であり、５，６はそれらを選択するための制御信
号である。入力信号１〜４は夫々ソース端子及びドレイ
ン端子が互いに共通に接続されている一対のＰチャネル
型ＭＯＳトランジスタ（以下、ＰchＴr と略す）301 〜
304 及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎch
Ｔr と略す）401〜404 のソース端子側に接続されてい
る。
力信号であり、５，６はそれらを選択するための制御信
号である。入力信号１〜４は夫々ソース端子及びドレイ
ン端子が互いに共通に接続されている一対のＰチャネル
型ＭＯＳトランジスタ（以下、ＰchＴr と略す）301 〜
304 及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎch
Ｔr と略す）401〜404 のソース端子側に接続されてい
る。
【０００４】ＰchＴr 301 及び302 とＮchＴr 401 及び
402 とのドレイン端子は端子１１に接続され、ＰchＴr
303 及び304 とＮchＴr 403 及び404 とのドレイン端子
は端子１２に接続されている。
402 とのドレイン端子は端子１１に接続され、ＰchＴr
303 及び304 とＮchＴr 403 及び404 とのドレイン端子
は端子１２に接続されている。
【０００５】端子１１及び１２は、夫々ソース端子及び
ドレイン端子が互いに共通に接続されているＰchＴr 30
5 及び306 とＮchＴr 405 及び406 とのソース端子に接
続されている。ＰchＴr 305 及び306 とＮchＴr 405 及
び406 とのドレイン端子は共通に接続され、出力信号７
として出力される。
ドレイン端子が互いに共通に接続されているＰchＴr 30
5 及び306 とＮchＴr 405 及び406 とのソース端子に接
続されている。ＰchＴr 305 及び306 とＮchＴr 405 及
び406 とのドレイン端子は共通に接続され、出力信号７
として出力される。
【０００６】入力信号５はＰchＴr 305 のゲート端子
と、ＮchＴr 406 のゲート端子と、反転回路105 の入力
とに接続されている。その反転回路105 の出力端子１４
はＰchＴr 306 のゲート端子とＮchＴr 405 のゲート端
子に接続されている。
と、ＮchＴr 406 のゲート端子と、反転回路105 の入力
とに接続されている。その反転回路105 の出力端子１４
はＰchＴr 306 のゲート端子とＮchＴr 405 のゲート端
子に接続されている。
【０００７】入力信号６はＰchＴr 301 及び303 のゲー
ト端子とＮchＴr 402 及び404 のゲート端子の反転回路
106 の入力に接続されている。その反転回路106 の出力
端子１３はＰchＴr 302 及び304 のゲート端子とＮchＴ
r 401 及び403 のゲート端子に接続されている。
ト端子とＮchＴr 402 及び404 のゲート端子の反転回路
106 の入力に接続されている。その反転回路106 の出力
端子１３はＰchＴr 302 及び304 のゲート端子とＮchＴ
r 401 及び403 のゲート端子に接続されている。
【０００８】ここで、制御信号５，６を夫々“Ｌ”，
“Ｌ”とすると、ＰchＴr 301 及び303 並びに305 とＮ
chＴr 401 及び403 並びに405 とが“ＯＮ”となり、そ
れ以外のＴr は全て“ＯＦＦ”となるため、入力信号１
が出力７に伝達される。同様に、制御信号５，６を夫々
“Ｌ”，“Ｈ”とすると、ＰchＴr 302 及び304 並びに
305 とＮchＴr 402 及び404 並びに405 とが“ＯＮ”と
なり、それ以外のＴrは全て“ＯＦＦ”となるため、入
力信号２が出力７に伝達される。
“Ｌ”とすると、ＰchＴr 301 及び303 並びに305 とＮ
chＴr 401 及び403 並びに405 とが“ＯＮ”となり、そ
れ以外のＴr は全て“ＯＦＦ”となるため、入力信号１
が出力７に伝達される。同様に、制御信号５，６を夫々
“Ｌ”，“Ｈ”とすると、ＰchＴr 302 及び304 並びに
305 とＮchＴr 402 及び404 並びに405 とが“ＯＮ”と
なり、それ以外のＴrは全て“ＯＦＦ”となるため、入
力信号２が出力７に伝達される。
【０００９】このように制御信号５，６により入力信号
１〜４を択一的に送出できるのである。
１〜４を択一的に送出できるのである。
【００１０】しかし、上述した従来の論理回路では、選
択対象となる入力信号の入力から出力までに２段以上の
ＰchＴr とＮchＴr とを通過するため、遅延時間が大き
くなってしまうという欠点があった。
択対象となる入力信号の入力から出力までに２段以上の
ＰchＴr とＮchＴr とを通過するため、遅延時間が大き
くなってしまうという欠点があった。
【００１１】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は入力信号が出力
されるまでの遅延時間を小さくすることのできる論理回
路を提供することである。
ためになされたものであり、その目的は入力信号が出力
されるまでの遅延時間を小さくすることのできる論理回
路を提供することである。
【００１２】
【発明の構成】本発明による論理回路は、２N 本の（Ｎ
は２以上の整数）入力信号の夫々に対応して設けられ、
対応入力信号のオンオフをなす２N 個のスイッチング回
路と、Ｎ本の制御信号を入力としこれらＮ本の制御信号
の組合せに応じて前記２N 個のスイッチング回路を択一
的にオン制御する選択回路とを有することを特徴とす
る。
は２以上の整数）入力信号の夫々に対応して設けられ、
対応入力信号のオンオフをなす２N 個のスイッチング回
路と、Ｎ本の制御信号を入力としこれらＮ本の制御信号
の組合せに応じて前記２N 個のスイッチング回路を択一
的にオン制御する選択回路とを有することを特徴とす
る。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明による論理回路の一実施例の
回路構成図であり、図２と同等部分は同一符号により示
されている。
回路構成図であり、図２と同等部分は同一符号により示
されている。
【００１５】図において、本実施例の回路はＰchＴr 30
1 〜304 と、ＮchＴr 401 〜404 と、反転回路106 と、
ナンド回路201 〜204 とを含んでおり、１段のＰchＴr
及びＮchＴr でスイッチング回路が構成されている。制
御信号５及び６により、これらスイッチング回路が択一
的にオン状態にされる。
1 〜304 と、ＮchＴr 401 〜404 と、反転回路106 と、
ナンド回路201 〜204 とを含んでおり、１段のＰchＴr
及びＮchＴr でスイッチング回路が構成されている。制
御信号５及び６により、これらスイッチング回路が択一
的にオン状態にされる。
【００１６】すなわち、この論理回路においてＰchＴr
301 （302 〜304 ）及びＮchＴr 401 （402 〜404 ）の
各ソース端子は入力信号１（２〜４）に接続され、Ｐch
Ｔr301 （302 〜304 ）及びＮchＴr 401 （402 〜404
）の各ドレイン端子は出力端子７に接続される。ナン
ド回路201 （202 〜204 ）の出力は反転回路101 （102
〜104 ）に入力されると共に、ＰchＴr 301 （302 〜30
4 ）のゲート端子に接続される。反転回路101 （102 〜
104 ）の出力はＮchＴr 401 （402 〜404 ）のゲート端
子に接続される。
301 （302 〜304 ）及びＮchＴr 401 （402 〜404 ）の
各ソース端子は入力信号１（２〜４）に接続され、Ｐch
Ｔr301 （302 〜304 ）及びＮchＴr 401 （402 〜404
）の各ドレイン端子は出力端子７に接続される。ナン
ド回路201 （202 〜204 ）の出力は反転回路101 （102
〜104 ）に入力されると共に、ＰchＴr 301 （302 〜30
4 ）のゲート端子に接続される。反転回路101 （102 〜
104 ）の出力はＮchＴr 401 （402 〜404 ）のゲート端
子に接続される。
【００１７】制御信号５はナンド回路203 及び204 の入
力端子と、反転回路105 の入力とに接続され、反転回路
105 の出力はナンド回路201 及び202 の入力端子に接続
される。
力端子と、反転回路105 の入力とに接続され、反転回路
105 の出力はナンド回路201 及び202 の入力端子に接続
される。
【００１８】制御信号６はナンド回路202 及び204 の入
力端子と、反転回路106 の入力とに接続され、反転回路
106 の出力はナンド回路201 及び203 の入力端子に接続
される。
力端子と、反転回路106 の入力とに接続され、反転回路
106 の出力はナンド回路201 及び203 の入力端子に接続
される。
【００１９】したがって、この論理回路は制御信号５及
び６により入力信号１〜４を選択して送出する構成とな
っている。
び６により入力信号１〜４を選択して送出する構成とな
っている。
【００２０】ここで、その動作を説明する。まず制御信
号５，６が夫々“Ｌ”，“Ｌ”の場合、反転回路105 ，
106 の出力は“Ｈ”，“Ｈ”となる。すると、ナンド回
路201 の入力端子は“Ｈ”，“Ｈ”となり、ナンド回路
201 の出力は“Ｌ”となる。それ以外のナンド回路202
〜204 の入力端子は“Ｈ”，“Ｈ”とはならないため、
出力は“Ｈ”となる。
号５，６が夫々“Ｌ”，“Ｌ”の場合、反転回路105 ，
106 の出力は“Ｈ”，“Ｈ”となる。すると、ナンド回
路201 の入力端子は“Ｈ”，“Ｈ”となり、ナンド回路
201 の出力は“Ｌ”となる。それ以外のナンド回路202
〜204 の入力端子は“Ｈ”，“Ｈ”とはならないため、
出力は“Ｈ”となる。
【００２１】ナンド回路201 の出力が“Ｌ”であるた
め、反転回路101 の出力は“Ｈ”となる。したがって、
ＰchＴr 301 ，ＮchＴr 401 のゲート端子が夫々
“Ｌ”，“Ｈ”となるため、両Ｔr は夫々“ＯＮ”とな
り、入力信号１を出力端子７に伝達する。それ以外のナ
ンド回路202 〜204 の出力は“Ｈ”であるため、反転回
路102〜104 の出力は“Ｌ”となり、ＰchＴr 302 〜304
，ＮchＴr 402 〜404 のゲート端子が夫々“Ｈ”，
“Ｌ”となる。そのため、これら各Ｔr は“ＯＦＦ”と
なり、入力信号２〜４は伝達されない。したがって、こ
の論理回路は制御信号５及び６により各入力信号１〜４
を択一的に出力できることになる。
め、反転回路101 の出力は“Ｈ”となる。したがって、
ＰchＴr 301 ，ＮchＴr 401 のゲート端子が夫々
“Ｌ”，“Ｈ”となるため、両Ｔr は夫々“ＯＮ”とな
り、入力信号１を出力端子７に伝達する。それ以外のナ
ンド回路202 〜204 の出力は“Ｈ”であるため、反転回
路102〜104 の出力は“Ｌ”となり、ＰchＴr 302 〜304
，ＮchＴr 402 〜404 のゲート端子が夫々“Ｈ”，
“Ｌ”となる。そのため、これら各Ｔr は“ＯＦＦ”と
なり、入力信号２〜４は伝達されない。したがって、こ
の論理回路は制御信号５及び６により各入力信号１〜４
を択一的に出力できることになる。
【００２２】同様に、制御信号５，６を“Ｌ”，“Ｈ”
にすることにより、入力信号２を選択出力でき、
“Ｈ”，“Ｌ”にすることにより、入力信号３を選択出
力でき、“Ｈ”，“Ｈ”にすることにより、入力信号４
を選択出力できる。
にすることにより、入力信号２を選択出力でき、
“Ｈ”，“Ｌ”にすることにより、入力信号３を選択出
力でき、“Ｈ”，“Ｈ”にすることにより、入力信号４
を選択出力できる。
【００２３】なお、本実施例では入力信号が４本、制御
信号が２本の場合、すなわちＮ＝２の場合について説明
したが、Ｎ＞２の場合にも同様に構成できることは明ら
かである。
信号が２本の場合、すなわちＮ＝２の場合について説明
したが、Ｎ＞２の場合にも同様に構成できることは明ら
かである。
【００２４】
【発明の効果】以上説明したように本発明は、各入力信
号についてスイッチング回路を１つ設け、そのうちの選
択する回路は制御信号の入力段で決定してしまうことに
より、入力信号端子から出力端子までの遅延時間を小さ
くすることができるという効果がある。
号についてスイッチング回路を１つ設け、そのうちの選
択する回路は制御信号の入力段で決定してしまうことに
より、入力信号端子から出力端子までの遅延時間を小さ
くすることができるという効果がある。
【図１】本発明の実施例による論理回路の構成図であ
る。
る。
【図２】従来の論理回路の構成図である。
１〜４ 入力信号 101 〜106 反転回路 201 〜204 ナンド回路 301 〜306 Ｐチャネル型ＭＯＳトランジスタ 401 〜406 Ｎチャネル型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ２N 本の（Ｎは２以上の整数）入力信号
の夫々に対応して設けられ、対応入力信号のオンオフを
なす２N 個のスイッチング回路と、Ｎ本の制御信号を入
力としこれらＮ本の制御信号の組合せに応じて前記２N
個のスイッチング回路を択一的にオン制御する選択回路
とを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31175691A JPH05129914A (ja) | 1991-10-30 | 1991-10-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31175691A JPH05129914A (ja) | 1991-10-30 | 1991-10-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129914A true JPH05129914A (ja) | 1993-05-25 |
Family
ID=18021105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31175691A Pending JPH05129914A (ja) | 1991-10-30 | 1991-10-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504752A (ja) * | 2003-09-05 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 集積回路内の複数の供給電圧でのデジタル信号の多重化 |
-
1991
- 1991-10-30 JP JP31175691A patent/JPH05129914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504752A (ja) * | 2003-09-05 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 集積回路内の複数の供給電圧でのデジタル信号の多重化 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2838691B2 (ja) | 出力バッファー | |
| US5406142A (en) | Level shifting low to high supply voltage interface circuit | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH05129914A (ja) | 論理回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| JP2867253B2 (ja) | ３入力エクスクルシーブオアゲート | |
| JP3723993B2 (ja) | 低速動作保証リードオンリメモリ | |
| JP2699496B2 (ja) | 出力回路 | |
| JPS63122314A (ja) | 出力バツフア回路 | |
| JPH05304455A (ja) | 選択回路 | |
| JP3265281B2 (ja) | 入出力位相調整機能を具備するｌｓｉ回路 | |
| JP2527199Y2 (ja) | Ｉｃのテストモード設定回路 | |
| KR100223737B1 (ko) | 멀티플렉서 | |
| JPH03207118A (ja) | 半導体集積回路 | |
| JPS613398A (ja) | リ−ド・オンリ・メモリの出力回路部 | |
| JPH05206832A (ja) | 出力バッファ回路 | |
| JPH07106932A (ja) | バス出力回路 | |
| JPH04234219A (ja) | 半導体集積回路 | |
| JPH05160706A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPS60110035A (ja) | シフトビット数制御回路 | |
| JPH0567956A (ja) | コンバータ回路 | |
| JPH0548401A (ja) | データラツチ回路 | |
| JPH05129907A (ja) | 信号遅延装置 | |
| JPH05343956A (ja) | 電圧制御発振回路 |