JPH0548401A - データラツチ回路 - Google Patents
データラツチ回路Info
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- JPH0548401A JPH0548401A JP3209040A JP20904091A JPH0548401A JP H0548401 A JPH0548401 A JP H0548401A JP 3209040 A JP3209040 A JP 3209040A JP 20904091 A JP20904091 A JP 20904091A JP H0548401 A JPH0548401 A JP H0548401A
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Abstract
(57)【要約】
【目的】 単相クロック信号により作動するデータラッ
チ回路において、構成内容のトランジスタ数を削減し、
集積回路チップ上の占有面積を縮小化する。 【構成】 本発明の、単相クロック信号により作動する
データラッチ回路は、ＮＯＲ回路１と、ＰチャネルＭＯ
Ｓトランジスタ２および３と、ＮチャネルＭＯＳトラン
ジスタ４と、インバータ５および６とを備えて構成され
ており、節点Ｂより、データ信号１０２に対応する同レ
ベルの信号１０３が出力され、また、インバータ６より
は、データ信号１０２の反転された信号１０４が出力さ
れる。
チ回路において、構成内容のトランジスタ数を削減し、
集積回路チップ上の占有面積を縮小化する。 【構成】 本発明の、単相クロック信号により作動する
データラッチ回路は、ＮＯＲ回路１と、ＰチャネルＭＯ
Ｓトランジスタ２および３と、ＮチャネルＭＯＳトラン
ジスタ４と、インバータ５および６とを備えて構成され
ており、節点Ｂより、データ信号１０２に対応する同レ
ベルの信号１０３が出力され、また、インバータ６より
は、データ信号１０２の反転された信号１０４が出力さ
れる。
Description
【０００１】
【産業上の利用分野】本発明はデータラッチ回路に関
し、特に、単相クロック信号を介して作動するデータラ
ッチ回路に関する。
し、特に、単相クロック信号を介して作動するデータラ
ッチ回路に関する。
【０００２】
【従来の技術】従来のデータラッチ回路は、図３に示さ
れるように、インバータ１３、ＡＮＤ回路１４および１
５、ＮＯＲ回路１６および１７等を備えて構成されてい
る。図３において、クロック信号１０９がハイレベル
で、データ信号１１０もハイレベルの場合には、ＡＮＤ
回路１４の出力端のレベルはロウレベルとなり、ＡＮＤ
回路１５の出力端のレベルはハイレベルとなる。それ
で、ＮＯＲ回路１７の出力端の出力信号１１２のレベル
は、ＮＯＲ回路１７のもう一方の入力端のレベルがどの
ようなレベルであっても、常にロウレベルが出力され、
また、ＮＯＲ回路１６の出力端の出力信号１１１のレベ
ルは、ＮＯＲ回路１６のもう一方の入力端のレベル、即
ちＮＯＲ回路１７の出力端のレベルが常にロウレベルで
あるために、常にハイレベルが出力される。
れるように、インバータ１３、ＡＮＤ回路１４および１
５、ＮＯＲ回路１６および１７等を備えて構成されてい
る。図３において、クロック信号１０９がハイレベル
で、データ信号１１０もハイレベルの場合には、ＡＮＤ
回路１４の出力端のレベルはロウレベルとなり、ＡＮＤ
回路１５の出力端のレベルはハイレベルとなる。それ
で、ＮＯＲ回路１７の出力端の出力信号１１２のレベル
は、ＮＯＲ回路１７のもう一方の入力端のレベルがどの
ようなレベルであっても、常にロウレベルが出力され、
また、ＮＯＲ回路１６の出力端の出力信号１１１のレベ
ルは、ＮＯＲ回路１６のもう一方の入力端のレベル、即
ちＮＯＲ回路１７の出力端のレベルが常にロウレベルで
あるために、常にハイレベルが出力される。
【０００３】次に、クロック信号１０９がハイレベル
で、データ信号１１０がロウレベルの場合には、ＡＮＤ
回路１４の出力端のレベルはハイレベルとなり、ＡＮＤ
回路１５の出力端のレベルはロウレベルとなる。それ
で、ＮＯＲ回路１６の出力端の出力信号１１１のレベル
は、ＮＯＲ回路１６のもう一方の入力端のレベルがどの
ようなレベルであっても、常にロウレベルが出力され、
また、ＮＯＲ回路１７の出力端の出力信号１１２のレベ
ルは、ＮＯＲ回路１７のもう一方の入力端のレベル、即
ちＮＯＲ回路１６の出力端のレベルが常にロウレベルで
あるために、常にハイレベルが出力される。
で、データ信号１１０がロウレベルの場合には、ＡＮＤ
回路１４の出力端のレベルはハイレベルとなり、ＡＮＤ
回路１５の出力端のレベルはロウレベルとなる。それ
で、ＮＯＲ回路１６の出力端の出力信号１１１のレベル
は、ＮＯＲ回路１６のもう一方の入力端のレベルがどの
ようなレベルであっても、常にロウレベルが出力され、
また、ＮＯＲ回路１７の出力端の出力信号１１２のレベ
ルは、ＮＯＲ回路１７のもう一方の入力端のレベル、即
ちＮＯＲ回路１６の出力端のレベルが常にロウレベルで
あるために、常にハイレベルが出力される。
【０００４】また、クロック信号１０９がロウレベルの
場合には、データ信号１１０の入力レベルの如何に関係
なく、ＡＮＤ回路１４および１５の出力端のレベルは常
にロウレベルに固定される。従って、ＮＯＲ回路１６お
よび１７の出力端の出力信号１１１および１１２のレベ
ルは、データ信号１１０のレベル変化に対応して変化す
ることがない。
場合には、データ信号１１０の入力レベルの如何に関係
なく、ＡＮＤ回路１４および１５の出力端のレベルは常
にロウレベルに固定される。従って、ＮＯＲ回路１６お
よび１７の出力端の出力信号１１１および１１２のレベ
ルは、データ信号１１０のレベル変化に対応して変化す
ることがない。
【０００５】即ち、クロック信号１０９がハイレべルで
入力される時には、ＮＯＲ回路１６の出力端の出力信号
１１１のレベルは、データ信号１１０の入力レベルがそ
のままのレベルで出力され、且つＮＯＲ回路１７の出力
端の出力信号１１２のレベルは、データ信号１１０の入
力レベルが反転されたレベルで出力される。そして、ま
たクロック信号１０９の入力レベルがロウレベルの時に
は、クロック信号１０９の入力レベルがハイレベルから
ロウレベルに変化する直前のデータ信号１１０が保持さ
れて、ラッチ機能が果されている。
入力される時には、ＮＯＲ回路１６の出力端の出力信号
１１１のレベルは、データ信号１１０の入力レベルがそ
のままのレベルで出力され、且つＮＯＲ回路１７の出力
端の出力信号１１２のレベルは、データ信号１１０の入
力レベルが反転されたレベルで出力される。そして、ま
たクロック信号１０９の入力レベルがロウレベルの時に
は、クロック信号１０９の入力レベルがハイレベルから
ロウレベルに変化する直前のデータ信号１１０が保持さ
れて、ラッチ機能が果されている。
【０００６】
【発明が解決しようとする課題】上述した従来の単相ク
ロック信号によるデータラッチ回路においては、図３に
示されるように、１個のインバータ、２個のＡＮＤ回路
および２個のＮＯＲ回路により構成されており、これら
の回路を形成する半導体集積回路としては、１４個のト
ランジスタが必要となる。従って、トランジスタ・レベ
ルの構成内容が複雑となり、半導体集積回路を形成する
集積回路チップ上における占有面積が大きくなるという
欠点がある。
ロック信号によるデータラッチ回路においては、図３に
示されるように、１個のインバータ、２個のＡＮＤ回路
および２個のＮＯＲ回路により構成されており、これら
の回路を形成する半導体集積回路としては、１４個のト
ランジスタが必要となる。従って、トランジスタ・レベ
ルの構成内容が複雑となり、半導体集積回路を形成する
集積回路チップ上における占有面積が大きくなるという
欠点がある。
【０００７】
【課題を解決するための手段】第１の発明のデータラッ
チ回路は、データ信号およびクロック信号を含む２入力
に対応するＮＯＲ回路と、ソースが高電位電源に接続さ
れ、ゲートに前記クロック信号が入力されて、ドレイン
が所定の節点Ａに接続される第１のＰチャネルＭＯＳト
ランジスタと、ソースが前記節点Ａに接続され、ゲート
が前記ＮＯＲ回路の出力端に接続されて、ドレインが所
定の節点Ｂに接続される第２のＰチャネルＭＯＳトラン
ジスタと、ドレインが前記節点Ｂに接続され、ゲートが
前記ＮＯＲ回路の出力端に接続されて、ソースが低電位
電源に接続されるＮチャネルＭＯＳトランジスタと、入
力端が前記節点Ｂに接続され、出力端から前記データ信
号の反転信号を出力する第１のインバータと、入力端が
前記第１のインバータの出力端に接続され、出力端が前
記節点Ｂに接続される第２のインバータとを備え、前記
節点Ｂの信号レベルを、前記データ信号と同一レベルの
信号として出力することを特徴としている。
チ回路は、データ信号およびクロック信号を含む２入力
に対応するＮＯＲ回路と、ソースが高電位電源に接続さ
れ、ゲートに前記クロック信号が入力されて、ドレイン
が所定の節点Ａに接続される第１のＰチャネルＭＯＳト
ランジスタと、ソースが前記節点Ａに接続され、ゲート
が前記ＮＯＲ回路の出力端に接続されて、ドレインが所
定の節点Ｂに接続される第２のＰチャネルＭＯＳトラン
ジスタと、ドレインが前記節点Ｂに接続され、ゲートが
前記ＮＯＲ回路の出力端に接続されて、ソースが低電位
電源に接続されるＮチャネルＭＯＳトランジスタと、入
力端が前記節点Ｂに接続され、出力端から前記データ信
号の反転信号を出力する第１のインバータと、入力端が
前記第１のインバータの出力端に接続され、出力端が前
記節点Ｂに接続される第２のインバータとを備え、前記
節点Ｂの信号レベルを、前記データ信号と同一レベルの
信号として出力することを特徴としている。
【０００８】また、第２の発明のデータラッチ回路は、
データ信号およびクロック信号を含む２入力に対応する
ＮＡＮＤ回路と、ソースが高電位電源に接続され、ゲー
トが前記ＮＡＮＤ回路の出力端に接続されて、ドレイン
が所定の節点Ｄに接続されるＰチャネルＭＯＳトランジ
スタと、ドレインが前記節点Ｄに接続され、ゲートが前
記ＮＡＮＤ回路の出力端に接続されて、ソースが所定の
節点Ｃに接続される第１のＮチャネルＭＯＳトランジス
タと、ドレインが前記節点Ｃに接続され、ゲートに前記
クロック信号が入力されて、ソースが低電位電源に接続
される第２のＮチャネルＭＯＳトランジスタと、入力端
が前記節点Ｄに接続され、出力端から前記データ信号の
反転信号を出力する第１のインバータと、入力端が前記
第１のインバータの出力端に接続され、出力端が前記節
点Ｄに接続される第２のインバータとを備え、前記節点
Ｄの信号レベルを、前記データ信号と同一レベルの信号
として出力することを特徴としている。
データ信号およびクロック信号を含む２入力に対応する
ＮＡＮＤ回路と、ソースが高電位電源に接続され、ゲー
トが前記ＮＡＮＤ回路の出力端に接続されて、ドレイン
が所定の節点Ｄに接続されるＰチャネルＭＯＳトランジ
スタと、ドレインが前記節点Ｄに接続され、ゲートが前
記ＮＡＮＤ回路の出力端に接続されて、ソースが所定の
節点Ｃに接続される第１のＮチャネルＭＯＳトランジス
タと、ドレインが前記節点Ｃに接続され、ゲートに前記
クロック信号が入力されて、ソースが低電位電源に接続
される第２のＮチャネルＭＯＳトランジスタと、入力端
が前記節点Ｄに接続され、出力端から前記データ信号の
反転信号を出力する第１のインバータと、入力端が前記
第１のインバータの出力端に接続され、出力端が前記節
点Ｄに接続される第２のインバータとを備え、前記節点
Ｄの信号レベルを、前記データ信号と同一レベルの信号
として出力することを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＮＯ
Ｒ回路１と、ＰチャネルＭＯＳトランジスタ２および３
と、ＮチャネルＭＯＳトランジスタ４と、インバータ５
および６とを備えて構成される。
ク図である。図１に示されるように、本実施例は、ＮＯ
Ｒ回路１と、ＰチャネルＭＯＳトランジスタ２および３
と、ＮチャネルＭＯＳトランジスタ４と、インバータ５
および６とを備えて構成される。
【００１１】図１において、先ず、クロック信号１０１
がロウレベルの場合には、ＰチャネルＭＯＳトランジス
タ２はオン状態になっているため、節点Ａにおける電位
は電源電圧ＶDDのレベルになっている。また、ＮＯＲ回
路１には、クロック信号１０１およびデータ信号１０２
が入力されているが、クロック信号１０１がロウレベル
であるために、ＮＯＲ回路１は、データ信号１０２に対
してはインバータとしての機能を呈しており、データ信
号１０２がハイレベルの場合には、出力としてロウレベ
ルの信号が出力され、また逆にロウレベルの場合には、
出力としてハイレベルが出力される。
がロウレベルの場合には、ＰチャネルＭＯＳトランジス
タ２はオン状態になっているため、節点Ａにおける電位
は電源電圧ＶDDのレベルになっている。また、ＮＯＲ回
路１には、クロック信号１０１およびデータ信号１０２
が入力されているが、クロック信号１０１がロウレベル
であるために、ＮＯＲ回路１は、データ信号１０２に対
してはインバータとしての機能を呈しており、データ信
号１０２がハイレベルの場合には、出力としてロウレベ
ルの信号が出力され、また逆にロウレベルの場合には、
出力としてハイレベルが出力される。
【００１２】このＮＯＲ回路１の出力信号は、Ｐチャネ
ルＭＯＳトランジスタ３およびＮチャネルＭＯＳトラン
ジスタ４のゲートに入力されるが、ＮＯＲ回路１の出力
レベルがハイレベルの場合には、ＰチャネルＭＯＳトラ
ンジスタ３はオフ状態となり、ＮチャネルＭＯＳトラン
ジスタ４はオン状態となる。従って、節点Ｂにおける出
力レベルはロウレベルとなり、出力信号１０３はロウレ
ベルの信号として出力される。次に、ＮＯＲ回路１の出
力レベルがロウレベルの場合には、ＰチャネルＭＯＳト
ランジスタ３はオン状態となり、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となる。従って、節点Ｂにおける
出力レべルはハイレベルとなる。
ルＭＯＳトランジスタ３およびＮチャネルＭＯＳトラン
ジスタ４のゲートに入力されるが、ＮＯＲ回路１の出力
レベルがハイレベルの場合には、ＰチャネルＭＯＳトラ
ンジスタ３はオフ状態となり、ＮチャネルＭＯＳトラン
ジスタ４はオン状態となる。従って、節点Ｂにおける出
力レベルはロウレベルとなり、出力信号１０３はロウレ
ベルの信号として出力される。次に、ＮＯＲ回路１の出
力レベルがロウレベルの場合には、ＰチャネルＭＯＳト
ランジスタ３はオン状態となり、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となる。従って、節点Ｂにおける
出力レべルはハイレベルとなる。
【００１３】一方、インバータ６の入力レベルは、節点
Ｂの出力レベルと、インバータ５の出力レベルとのワイ
ヤードＯＲ出力として入力されているが、インバータ５
を構成しているＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタのオン抵抗値が大きい値に
設計され、またＰチャネルＭＯＳトランジスタ２および
３と、ＮチャネルＭＯＳトランジスタ４のオン抵抗値は
小さい値に設計されているために、インバータ５の出力
がハイレベルで、節点Ｂにおける出力レベルがロウレベ
ルの場合には、インバータ６の入力レベルは、Ｎチャネ
ルＭＯＳトランジスタ４のオン抵抗と、インバータ５を
形成するＰチャネルＭＯＳトランジスタのオン抵抗との
比により決まるレベルが入力される。この入力レベル
は、インバータ６がロウレベルと判定する値よりも小さ
いレベルである。また、インバータ５の出力がロウレベ
ルで、節点Ｂにおける出力レベルがハイレベルの場合に
は、インバータ６に対する入力レベルは、ＰチャネルＭ
ＯＳトランジスタ３のオン抵抗と、インバータ５を形成
するＮチャネルＭＯＳトランジスタのオン抵抗との比に
より決まるレベルが入力される。この入力レベルは、イ
ンバータ６がハイレベルと判定する値よりも大きいレベ
ルである。
Ｂの出力レベルと、インバータ５の出力レベルとのワイ
ヤードＯＲ出力として入力されているが、インバータ５
を構成しているＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタのオン抵抗値が大きい値に
設計され、またＰチャネルＭＯＳトランジスタ２および
３と、ＮチャネルＭＯＳトランジスタ４のオン抵抗値は
小さい値に設計されているために、インバータ５の出力
がハイレベルで、節点Ｂにおける出力レベルがロウレベ
ルの場合には、インバータ６の入力レベルは、Ｎチャネ
ルＭＯＳトランジスタ４のオン抵抗と、インバータ５を
形成するＰチャネルＭＯＳトランジスタのオン抵抗との
比により決まるレベルが入力される。この入力レベル
は、インバータ６がロウレベルと判定する値よりも小さ
いレベルである。また、インバータ５の出力がロウレベ
ルで、節点Ｂにおける出力レベルがハイレベルの場合に
は、インバータ６に対する入力レベルは、ＰチャネルＭ
ＯＳトランジスタ３のオン抵抗と、インバータ５を形成
するＮチャネルＭＯＳトランジスタのオン抵抗との比に
より決まるレベルが入力される。この入力レベルは、イ
ンバータ６がハイレベルと判定する値よりも大きいレベ
ルである。
【００１４】節点Ｂにおける出力レベルは、インバータ
６に対して入力されると同時に、当該データラッチ回路
の出力信号１０３として出力される。この出力信号１０
３は、ＮＯＲ回路１に入力されるデータ信号１０２と同
一レベルの信号として出力される。また、インバータ６
の出力信号１０４は、出力信号１０３の反転信号として
出力される。従って、出力信号１０４はデータ信号１０
２が反転された信号となる。即ち、インバータ５とイン
バータ６とにより構成される回路（以下、ラッチ回路Ｇ
1 と云う）により、節点Ｂにおける当該ラッチ回路の出
力レベルが保持されている。
６に対して入力されると同時に、当該データラッチ回路
の出力信号１０３として出力される。この出力信号１０
３は、ＮＯＲ回路１に入力されるデータ信号１０２と同
一レベルの信号として出力される。また、インバータ６
の出力信号１０４は、出力信号１０３の反転信号として
出力される。従って、出力信号１０４はデータ信号１０
２が反転された信号となる。即ち、インバータ５とイン
バータ６とにより構成される回路（以下、ラッチ回路Ｇ
1 と云う）により、節点Ｂにおける当該ラッチ回路の出
力レベルが保持されている。
【００１５】次に、クロック信号１０１がハイレベルの
場合には、ＮＯＲ回路１の出力としては、データ信号１
０２がどのようなレベル値をとっても、ロウレベルが出
力される。ＮＯＲ回路１の出力は、ＰチャネルＭＯＳト
ランジスタ３およびＮチャネルＭＯＳトランジスタ４の
ゲートに入力されているために、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となり、ＰチャネルＭＯＳトラン
ジスタ３はオン状態となる。一方、ＰチャネルＭＯＳト
ランジスタ２は、ゲートにハイレベルのクロック信号１
０１が入力されているためにオフ状態となっている。従
って、節点Ｂにおける出力はハイインピーダンスの状態
となる。この故に、前記ラッチ回路Ｇ1 においては、節
点Ｂがハイインピーダンスになる前の状態が保持されて
いる。
場合には、ＮＯＲ回路１の出力としては、データ信号１
０２がどのようなレベル値をとっても、ロウレベルが出
力される。ＮＯＲ回路１の出力は、ＰチャネルＭＯＳト
ランジスタ３およびＮチャネルＭＯＳトランジスタ４の
ゲートに入力されているために、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となり、ＰチャネルＭＯＳトラン
ジスタ３はオン状態となる。一方、ＰチャネルＭＯＳト
ランジスタ２は、ゲートにハイレベルのクロック信号１
０１が入力されているためにオフ状態となっている。従
って、節点Ｂにおける出力はハイインピーダンスの状態
となる。この故に、前記ラッチ回路Ｇ1 においては、節
点Ｂがハイインピーダンスになる前の状態が保持されて
いる。
【００１６】上記の説明により明らかなように、クロッ
ク信号１０１がロウレベルの時には、データ信号１０２
のレベルがそのまま出力されると同時に、データ信号１
０２のレベルが反転された信号も出力される。また、ク
ロック信号１０１がハイレベルの時には、クロック信号
１０１がロウレベルからハイレベルに変化する直前のデ
ータ信号１０２のレベルが保持されてラッチ回路として
の機能が果されている。
ク信号１０１がロウレベルの時には、データ信号１０２
のレベルがそのまま出力されると同時に、データ信号１
０２のレベルが反転された信号も出力される。また、ク
ロック信号１０１がハイレベルの時には、クロック信号
１０１がロウレベルからハイレベルに変化する直前のデ
ータ信号１０２のレベルが保持されてラッチ回路として
の機能が果されている。
【００１７】図１より明らかなように、使用されている
ゲートおよびトランジスタは、ＮＯＲ回路が１個、イン
バータが２個、ＭＯＳトランジスタが３個であり、これ
をトランジスタ数に当てはめると１１トランジスタとい
うことになる。また、トランジスタ・レベルの構成も簡
単であるために、集積回路チップ上における占有面積も
縮小化される。
ゲートおよびトランジスタは、ＮＯＲ回路が１個、イン
バータが２個、ＭＯＳトランジスタが３個であり、これ
をトランジスタ数に当てはめると１１トランジスタとい
うことになる。また、トランジスタ・レベルの構成も簡
単であるために、集積回路チップ上における占有面積も
縮小化される。
【００１８】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ＮＡＮＤ回
路７と、ＰチャネルＭＯＳトランジスタ８と、Ｎチャネ
ルＭＯＳトランジスタ９および１０と、インバータ１１
および１２とを備えて構成される。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ＮＡＮＤ回
路７と、ＰチャネルＭＯＳトランジスタ８と、Ｎチャネ
ルＭＯＳトランジスタ９および１０と、インバータ１１
および１２とを備えて構成される。
【００１９】図２において、先ず、クロック信号１０５
がハイレベルの場合には、ＮチャネルＭＯＳトランジス
タ１０はオン状態になっているため、節点Ｃにおける電
位は接地電位レベルになっている。また、ＮＡＮＤ回路
７には、クロック信号１０５およびデータ信号１０６が
入力されているが、クロック信号１０５がハイレベルで
あるために、ＮＡＮＤ回路７は、データ信号１０６に対
してはインバータと同等の機能を呈しており、データ信
号１０６がハイレベルの場合には、出力としてロウレベ
ルの信号が出力され、また逆にロウレベルの場合には、
出力としてハイレベルが出力される。
がハイレベルの場合には、ＮチャネルＭＯＳトランジス
タ１０はオン状態になっているため、節点Ｃにおける電
位は接地電位レベルになっている。また、ＮＡＮＤ回路
７には、クロック信号１０５およびデータ信号１０６が
入力されているが、クロック信号１０５がハイレベルで
あるために、ＮＡＮＤ回路７は、データ信号１０６に対
してはインバータと同等の機能を呈しており、データ信
号１０６がハイレベルの場合には、出力としてロウレベ
ルの信号が出力され、また逆にロウレベルの場合には、
出力としてハイレベルが出力される。
【００２０】このＮＡＮＤ回路７の出力信号は、Ｐチャ
ネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトラ
ンジスタ９のゲートに入力されるが、ＮＡＮＤ回路７の
出力レベルがハイレベルの場合には、ＰチャネルＭＯＳ
トランジスタ８はオフ状態となり、ＮチャネルＭＯＳト
ランジスタ９はオン状態となる。従って、節点Ｄにおけ
る出力レべルはロウレベルとなり、出力信号１０７はロ
ウレベルの信号として出力される。次に、ＮＡＮＤ回路
７の出力レベルがロウレベルの場合には、ＰチャネルＭ
ＯＳトランジスタ８はオン状態となり、ＮチャネルＭＯ
Ｓトランジスタ９はオフ状態となる。従って、節点Ｄに
おける出力レべルはハイレベルとなり、出力信号１０７
はハイレベルの信号として出力される。
ネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトラ
ンジスタ９のゲートに入力されるが、ＮＡＮＤ回路７の
出力レベルがハイレベルの場合には、ＰチャネルＭＯＳ
トランジスタ８はオフ状態となり、ＮチャネルＭＯＳト
ランジスタ９はオン状態となる。従って、節点Ｄにおけ
る出力レべルはロウレベルとなり、出力信号１０７はロ
ウレベルの信号として出力される。次に、ＮＡＮＤ回路
７の出力レベルがロウレベルの場合には、ＰチャネルＭ
ＯＳトランジスタ８はオン状態となり、ＮチャネルＭＯ
Ｓトランジスタ９はオフ状態となる。従って、節点Ｄに
おける出力レべルはハイレベルとなり、出力信号１０７
はハイレベルの信号として出力される。
【００２１】一方、インバータ１１の入力レベルは、節
点Ｄの出力レベルと、インバータ１２の出力レベルとの
ワイヤードＯＲ出力として入力されているが、インバー
タ１２を構成しているＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタのオン抵抗値が大き
い値に設計され、またＰチャネルＭＯＳトランジスタ８
と、ＮチャネルＭＯＳトランジスタ９および１０のオン
抵抗値は小さい値に設計されているために、インバータ
１２の出力がハイレベルで、節点Ｄにおける出力レベル
がロウレベルの場合には、インバータ１１の入力レベル
は、ＮチャネルＭＯＳトランジスタ９のオン抵抗と、イ
ンバータ１２を形成するＰチャネルＭＯＳトランジスタ
のオン抵抗との比により決まるレベルが入力される。こ
の入力レベルは、インバータ１１がロウレベルと判定す
る値よりも小さいレベルである。また、インバータ１２
の出力がロウレベルで、節点Ｄにおける出力レベルがハ
イレベルの場合には、インバータ１１に対する入力レベ
ルは、ＰチャネルＭＯＳトランジスタ８のオン抵抗と、
インバータ１２を形成するＮチャネルＭＯＳトランジス
タのオン抵抗との比により決まるレベルが入力される。
この入力レベルは、インバータ１１がハイレベルと判定
する値よりも大きいレベルである。
点Ｄの出力レベルと、インバータ１２の出力レベルとの
ワイヤードＯＲ出力として入力されているが、インバー
タ１２を構成しているＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタのオン抵抗値が大き
い値に設計され、またＰチャネルＭＯＳトランジスタ８
と、ＮチャネルＭＯＳトランジスタ９および１０のオン
抵抗値は小さい値に設計されているために、インバータ
１２の出力がハイレベルで、節点Ｄにおける出力レベル
がロウレベルの場合には、インバータ１１の入力レベル
は、ＮチャネルＭＯＳトランジスタ９のオン抵抗と、イ
ンバータ１２を形成するＰチャネルＭＯＳトランジスタ
のオン抵抗との比により決まるレベルが入力される。こ
の入力レベルは、インバータ１１がロウレベルと判定す
る値よりも小さいレベルである。また、インバータ１２
の出力がロウレベルで、節点Ｄにおける出力レベルがハ
イレベルの場合には、インバータ１１に対する入力レベ
ルは、ＰチャネルＭＯＳトランジスタ８のオン抵抗と、
インバータ１２を形成するＮチャネルＭＯＳトランジス
タのオン抵抗との比により決まるレベルが入力される。
この入力レベルは、インバータ１１がハイレベルと判定
する値よりも大きいレベルである。
【００２２】節点Ｄにおける出力レベルは、インバータ
１１に対して入力されると同時に、当該データラッチ回
路の出力信号１０７として出力される。この出力信号１
０７は、ＮＡＮＤ回路７に入力されるデータ信号１０６
と同一レベルの信号として出力される。また、インバー
タ１１の出力信号１０８は、出力信号１０７の反転信号
として出力される。従って、出力信号１０８はデータ信
号１０６が反転された信号となる。即ち、インバータ１
２とインバータ１１とにより構成される回路（以下、ラ
ッチ回路Ｇ2 と云う）により、節点Ｄにおける当該ラッ
チ回路の出力ベルが保持されている。
１１に対して入力されると同時に、当該データラッチ回
路の出力信号１０７として出力される。この出力信号１
０７は、ＮＡＮＤ回路７に入力されるデータ信号１０６
と同一レベルの信号として出力される。また、インバー
タ１１の出力信号１０８は、出力信号１０７の反転信号
として出力される。従って、出力信号１０８はデータ信
号１０６が反転された信号となる。即ち、インバータ１
２とインバータ１１とにより構成される回路（以下、ラ
ッチ回路Ｇ2 と云う）により、節点Ｄにおける当該ラッ
チ回路の出力ベルが保持されている。
【００２３】次に、クロック信号１０５がロウレベルの
場合には、ＮＡＮＤ回路７の出力としては、データ信号
１０２がどのようなレベル値をとっても、ハイレベルが
出力される。ＮＡＮＤ回路７の出力は、ＰチャネルＭＯ
Ｓトランジスタ８およびＮチャネルＭＯＳトランジスタ
９のゲートに入力されているために、ＮチャネルＭＯＳ
トランジスタ９はオン状態となり、ＰチャネルＭＯＳト
ランジスタ８はオフ状態となる。一方、ＮチャネルＭＯ
Ｓトランジスタ１０は、ゲートにロウレベルのクロック
信号１０５が入力されているためにオフ状態となってい
る。従って、節点Ｄにおける出力はハイインピーダンス
の状態となる。この故に、前記ラッチ回路Ｇ2 において
は、節点Ｄがハイインピーダンスになる前の状態が保持
されている。
場合には、ＮＡＮＤ回路７の出力としては、データ信号
１０２がどのようなレベル値をとっても、ハイレベルが
出力される。ＮＡＮＤ回路７の出力は、ＰチャネルＭＯ
Ｓトランジスタ８およびＮチャネルＭＯＳトランジスタ
９のゲートに入力されているために、ＮチャネルＭＯＳ
トランジスタ９はオン状態となり、ＰチャネルＭＯＳト
ランジスタ８はオフ状態となる。一方、ＮチャネルＭＯ
Ｓトランジスタ１０は、ゲートにロウレベルのクロック
信号１０５が入力されているためにオフ状態となってい
る。従って、節点Ｄにおける出力はハイインピーダンス
の状態となる。この故に、前記ラッチ回路Ｇ2 において
は、節点Ｄがハイインピーダンスになる前の状態が保持
されている。
【００２４】上記の説明により明らかなように、クロッ
ク信号１０５がハイレベルの時には、データ信号１０６
のレベルがそのまま出力されると同時に、データ信号１
０６のレベルが反転された信号も出力される。また、ク
ロック信号１０５がロウレベルの時には、クロック信号
１０５がハイレベルからロウレベルに変化する直前のデ
ータ信号１０６のレベルが保持されてラッチ回路として
の機能が果されている。
ク信号１０５がハイレベルの時には、データ信号１０６
のレベルがそのまま出力されると同時に、データ信号１
０６のレベルが反転された信号も出力される。また、ク
ロック信号１０５がロウレベルの時には、クロック信号
１０５がハイレベルからロウレベルに変化する直前のデ
ータ信号１０６のレベルが保持されてラッチ回路として
の機能が果されている。
【００２５】図２より明らかなように、使用されている
ゲートおよびトランジスタは、ＮＡＮＤ回路が１個、イ
ンバータが２個、ＭＯＳトランジスタが３個であり、こ
れをトランジスタ数に当てはめると１１トランジスタと
いうことになる。また、トランジスタ・レベルの構成も
簡単であるために、集積回路チップ上における占有面積
も縮小化される。
ゲートおよびトランジスタは、ＮＡＮＤ回路が１個、イ
ンバータが２個、ＭＯＳトランジスタが３個であり、こ
れをトランジスタ数に当てはめると１１トランジスタと
いうことになる。また、トランジスタ・レベルの構成も
簡単であるために、集積回路チップ上における占有面積
も縮小化される。
【００２６】
【発明の効果】以上説明したように、本発明は、入力段
に含まれるＮＯＲ回路に対応して、第１、第２のＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタを含む、ＭＯＳトランジスタ縦積み３段のＭＯＳ
トランジスタの出力端、または入力段に含まれるＮＡＮ
Ｄ回路に対応して、ＰチャネルＭＯＳトランジスタおよ
び第１、第２のＮチャネルＭＯＳトランジスタを含むＭ
ＯＳトランジスタ縦積み３段のＭＯＳトランジスタの出
力端に、２個のインバータの帰還回路により形成される
ラッチ回路を設けることにより、所要のトランジスタ数
を削減し、且つ集積回路チップ上の占有面積を縮小化す
る、単相クロック信号により作動するデータラッチ回路
を実現することができるという効果がある。
に含まれるＮＯＲ回路に対応して、第１、第２のＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタを含む、ＭＯＳトランジスタ縦積み３段のＭＯＳ
トランジスタの出力端、または入力段に含まれるＮＡＮ
Ｄ回路に対応して、ＰチャネルＭＯＳトランジスタおよ
び第１、第２のＮチャネルＭＯＳトランジスタを含むＭ
ＯＳトランジスタ縦積み３段のＭＯＳトランジスタの出
力端に、２個のインバータの帰還回路により形成される
ラッチ回路を設けることにより、所要のトランジスタ数
を削減し、且つ集積回路チップ上の占有面積を縮小化す
る、単相クロック信号により作動するデータラッチ回路
を実現することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、１６、１７ ＮＯＲ回路 ２、３、８ ＰチャネルＭＯＳトランジスタ ４、９、１０ ＮチャネルＭＯＳトランジスタ ５、６、１１、１２、１３ インバータ ７ ＮＡＮＤ回路 １４、１５ ＡＮＤ回路
Claims (2)
- 【請求項１】 データ信号およびクロック信号を含む２
入力に対応するＮＯＲ回路と、 ソースが高電位電源に接続され、ゲートに前記クロック
信号が入力されて、ドレインが所定の節点Ａに接続され
る第１のＰチャネルＭＯＳトランジスタと、 ソースが前記節点Ａに接続され、ゲートが前記ＮＯＲ回
路の出力端に接続されて、ドレインが所定の節点Ｂに接
続される第２のＰチャネルＭＯＳトランジスタと、 ドレインが前記節点Ｂに接続され、ゲートが前記ＮＯＲ
回路の出力端に接続されて、ソースが低電位電源に接続
されるＮチャネルＭＯＳトランジスタと、 入力端が前記節点Ｂに接続され、出力端から前記データ
信号の反転信号を出力する第１のインバータと、 入力端が前記第１のインバータの出力端に接続され、出
力端が前記節点Ｂに接続される第２のインバータと、 を備え、前記節点Ｂの信号レベルを、前記データ信号と
同一レベルの信号として出力することを特徴とするデー
タラッチ回路。 - 【請求項２】 データ信号およびクロック信号を含む２
入力に対応するＮＡＮＤ回路と、 ソースが高電位電源に接続され、ゲートが前記ＮＡＮＤ
回路の出力端に接続されて、ドレインが所定の節点Ｄに
接続されるＰチャネルＭＯＳトランジスタと、 ドレインが前記節点Ｄに接続され、ゲートが前記ＮＡＮ
Ｄ回路の出力端に接続されて、ソースが所定の節点Ｃに
接続される第１のＮチャネルＭＯＳトランジスタと、 ドレインが前記節点Ｃに接続され、ゲートに前記クロッ
ク信号が入力されて、ソースが低電位電源に接続される
第２のＮチャネルＭＯＳトランジスタと、 入力端が前記節点Ｄに接続され、出力端から前記データ
信号の反転信号を出力する第１のインバータと、 入力端が前記第１のインバータの出力端に接続され、出
力端が前記節点Ｄに接続される第２のインバータと、 を備え、前記節点Ｄの信号レベルを、前記データ信号と
同一レベルの信号として出力することを特徴とするデー
タラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209040A JPH0548401A (ja) | 1991-08-21 | 1991-08-21 | データラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209040A JPH0548401A (ja) | 1991-08-21 | 1991-08-21 | データラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548401A true JPH0548401A (ja) | 1993-02-26 |
Family
ID=16566263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209040A Pending JPH0548401A (ja) | 1991-08-21 | 1991-08-21 | データラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984164A (ja) * | 1972-12-15 | 1974-08-13 | ||
| JPS6271322A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ｍｏｓ論理回路 |
| JPS63304494A (ja) * | 1987-06-03 | 1988-12-12 | Toshiba Corp | 半導体集積回路 |
-
1991
- 1991-08-21 JP JP3209040A patent/JPH0548401A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984164A (ja) * | 1972-12-15 | 1974-08-13 | ||
| JPS6271322A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ｍｏｓ論理回路 |
| JPS63304494A (ja) * | 1987-06-03 | 1988-12-12 | Toshiba Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |