JPH0513235A - インダクタンス素子 - Google Patents

Abstract

(57)【要約】 【目的】 占有面積がより小さく、かつ、使用可能な周
波数の高いインダクタンス素子を提供することを目的と
する。 【構成】 ＧａＡｓ等の半絶縁性化合物半導体からなる
基板１０上に、スパッタリング等にて薄膜状の導体配線
１２を渦巻状に形成している。この導体配線の幅は２〜
２０μｍ程度としている。導体配線の内側端部からの引
き出し線１２ａと、渦巻状のコイル部１２ｂとの交差部
Ａでは、エア・ブリッジその他の手段を用いて両者間を
絶縁することにより、スパイラルインダクタを構成して
いる。係るスパイラルインダクタにおいて、導体配線の
存在していないコイル部の中央空間部に、多数の小部材
１４ａを互いに絶縁状態で格子状に配置して形成される
コア部１４を設けている。このコア部は、ニッケル等の
高透磁率材料をスパッタリング等を用いることにより基
板上に直接形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインダクタンス素子に関
するもので、より具体的には数百ＭHzから数十ＧHzの高
周波信号を処理するために用いられるマイクロ波集積回
路に用いられるインダクタンス素子に関する。

【０００２】

【従来の技術】情報ネットワークシステムの急速な展開
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキーバリア型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）が実用化されており、さらに最近ではシステムの小
型化、低価格化高性能化のために高周波信号を低周波に
変換するダウンコンバータの初段増幅部の集積化（ＭＭ
ＩＣ化：Ｍｏｎｏｌｏｔｈｉｃ Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が進められて
いる。

【０００３】従来、個別素子を多数使用して構成されて
いた通信装置等が最近になって前述のようなＭＭＩＣ化
が進められている理由は集積化することによって、部品
点数を少なくすることができ、実装コストの低減が可能
で、また接続点数の低減によって信頼性が向上するから
である。また、個別素子を多数使用して構成する場合と
比べ、量産効果による低コスト化が容易だからである。

【０００４】このようなＭＭＩＣでは、必要な回路を平
面的に構成しなければならないので、個別素子を多数使
用して作る回路のようにインダクタンス素子として軸線
方向にリード線を巻回して形成されるコイルをＭＭＩＣ
上に組み込むことはできない。

【０００５】そこで、１０ＧHz程度以上の周波数帯で用
いられるＭＭＩＣではマイクロストリップライン等の分
布定数線路素子を用い、係るストリップラインの形状，
幅等を適宜に設定することにより所望のインダクタンス
分を得るものがある。しかしこの場合、素子の占有面積
が大きくなりがちであり、これはより低い周波数帯のＭ
ＭＩＣにおいてより顕著になる。そして、ＭＭＩＣでは
そのチップサイズが大きくなると歩留まりが低下し、ま
た相対的に１枚の半導体基板からとれるチップ数が少な
くなるために１チップあたりのコストが高くなってしま
う弊害があるので、係る占有面積は小さく抑える必要が
ある。

【０００６】そこで従来これを解決する手段とし、基板
上に幅２〜２０［μｍ］程度の導体線路を渦巻状に形成
することによって構成されるいわゆるスパイラルインダ
クタがある。

【０００７】

【発明が解決しようとする課題】ところが、このスパイ
ラルインダクタは、幅２〜２０［μｍ］程度の導体線路
を渦巻状に配置したため、その全体の形状はほぼ正方形
等になり、一素子単位としてみると通常の分布定数素子
から形成したものに比し占有面積の小型化が図れるもの
の、係る正方形のために基板上での回路のレイアウト設
計上の自由度が少なく、実際に各種配線を行った場合に
は、デッドスペースが生じてしまい最終的に歩留まりや
コストに影響を与えるチップサイズ全体を見るとやはり
大型化の問題を有することになる。

【０００８】特に、分布定数素子の場合は、レイアウト
設計上の自由度が大きいため、インダクタンスの値や回
路構成によっては、上記スパイラルインダクタを用いた
ほうが、チップサイズ全体ではかえって大きくなるとい
う現象も生じる。

【０００９】本発明は上記した背景に鑑みてなされたも
ので、その目的とするところは、占有面積のさらなる小
型化を図ったインダクタンス素子を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記した目的を達成する
ために、本発明に係るインダクタンス素子は、半絶縁性
化合物半導体基板上に、導体線路を渦巻状に配置するこ
とにより形成されるインダクタンス素子において、その
前記導体線路で形成される渦巻きの中央部位にニッケル
等の高透磁率材料からなるコア部を設けるとともに、そ
のコア部が分割形成され互いに絶縁状態にある複数の小
部材から構成した。

【００１１】

【作用】渦巻状の導体配線の中央部位に高透磁率材料か
らなるコア部を設けることにより、素子全体の透磁率が
増加し、これにより少ないターン数で従来と同じＬを得
ることができる。

【００１２】さらに本発明では、係るコア部を分割し互
いに絶縁状態にある複数の小部材からなる合成体とした
ため、コア部に渦電流が流れるのが抑制される。その結
果、使用可能な周波数の上限が上昇する。

【００１３】

【実施例】以下本発明に係るインダクタ素子の好適な実
施例について、添付図面に基づいて詳述する。

【００１４】図１は、本発明の第１実施例を示してい
る。同図に示すように、本例ではＧａＡｓ等の半絶縁性
化合物半導体からなる基板１０上に、蒸着或いはスパッ
タリング等にて金等からなる薄膜状の導体配線１２を形
成している。そして本例ではこの導体配線１２は、幅２
〜２０μｍ程度で、渦巻状に配置されており全体として
は略正方形を形成しているが、これに限らず例えば略円
形状等に形成しても良く任意である。また、内側端部か
らの引き出し線１２ａと、渦巻状のコイル部１２ｂとの
交差部Ａでは、エア・ブリッジその他の手段を用いて両
者間を絶縁している。

【００１５】ここで、本発明では、導体配線１２の存在
していないコイル部１２ｂの中央空間部に、全体として
平面略正方形状のコア部１４を形成している。このコア
部１４は、ニッケル等の高透磁率材料を蒸着或いはスパ
ッタリング等を用いることにより基板１０上に直接形成
する。

【００１６】さらに本発明では、係るコア部１４を格子
状に分割し、１μｍ各程度の正方形からなる多数の小部
材１４ａを形成している。そして、それら多数の小部材
１４ａ全体で一つのコア部１４を構成するようになって
いる。また、各小部材１４ａ間は絶縁状態にする必要が
あるが、本例のように平面配置する場合には、図示する
ように単にニッケル等を基板上に形成しない部位を設け
るだけで特に絶縁物を介在させなくてもよい。

【００１７】さらに本例では、ニッケルをスパッタリン
グすることによりコア部１４を形成したため、係るコア
部１４の製造に際し、通常のＭＭＩＣの製造プロセスで
用いられるスパッタリング装置並びに材料としてのニッ
ケルをそのまま使用することができるため、新たな特殊
なプロセスを要することなく工程数の増加のみで対応で
きるので、コストの増加等の問題もさほど生じない。

【００１８】また、係る格子状に配置された多数の小部
材１４ａを実際に形成するには、かかる形状パターンを
有するマスクを用いて一度に作成するのが好ましいが、
一度基板上に大きな正方形状のコア部を形成した後、所
定位置を除去するといった２工程処理により形成しても
良く、その製造方法は任意である。

【００１９】尚、本例ではコア部１４の形状をコイル部
１２ａの渦巻きの形状に合わせて正方形としたが、例え
ば円形状の渦巻きの場合にはそれに対応させてコア部も
円形状にしても良く、さらには渦巻きの形状に関係ない
形状としても良く任意である。また、各小部材の形状に
付いても同様である。

【００２０】図２は本発明の第２実施例を示している。
同図には、コア部分を高さ方向に切断し、拡大した状態
を示している。同図に示すように、本実施例では、上記
した第１実施例における多数の小部材１４ａからなるコ
ア部１４を複数積層することによりコア部１６が構成さ
れている（本例では４層）。すなわち、本実施例におけ
るコア部１６は、各層を構成する第１〜第４のコア部材
１８，２０，２２，２４と、各コア部材１８，２０，２
２，２４間に介在される厚さ０．１〜０．３μｍ程度の
誘電体薄膜２６とから構成されており、この誘電体薄膜
２６にて隣接するコア部材間の絶縁が図られる。また、
この誘電体薄膜２６では、同時に各コア部材１８，２
０，２２，２４が有する各小部材相互１８ａ，２０ａ，
２２ａ，２４ａの絶縁材としての役割を果たしている。

【００２１】

【発明の効果】以上のように本発明に係るインダクタン
ス素子では、渦巻状の導体配線の中央空間部位にコア部
を形成したため、素子全体の透磁率を増加させることが
でき、比較的少ないターン数でもって高インダクタンス
値を得ることができる。

【００２２】その結果、素子の小型化を図ることができ
るとともに、実際の回路を組むためのレイアウト上での
自由度も増加するため、素子の占有面積の減少のみなら
ず最終的な製品としてのチップサイズ全体の面積も縮小
することができ、１チップ当たりのコストの低減を図る
ことができる。

【００２３】さらには、ターン数が減少することによ
り、導体配線の内側端部の引き出し線と渦巻状部位との
交点の数も減少するので、かかる交点部位で行う絶縁処
理数も減少し、製造が簡略化し、コスト安となるといっ
た副次的効果も発揮される。

【００２４】さらにまた、コア部を複数に分割した小部
材から構成したため、周波数が高くなってもコア部に渦
電流が流れるのが抑制される。その結果、使用可能な周
波数の上限が上昇する。

【図面の簡単な説明】

【図１】本発明に係るインダクタンス素子の第１実施例
を示す平面図である。

【図２】本発明に係るインダクタンス素子の第２実施例
を示す要部拡大図である。

【符号の説明】

１０…基板 １２…導体配線 １４，１６…コア部 １４ａ，１８ａ，２０ａ，２２ａ，２４ａ…小部材

Claims (1)

1. 【特許請求の範囲】 【請求項１】 半絶縁性化合物半導体基板上に、導体線
   路を渦巻状に平面配置することにより形成されるインダ
   クタンス素子において、その前記導体線路で形成される
   渦巻きの中央部位に高透磁率材料からなるコア部を設け
   るとともに、そのコア部が分割形成され互いに絶縁状態
   にある複数の小部材から構成されていることを特徴とす
   るインダクタンス素子。