JPH0513359A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513359A JPH0513359A JP15888691A JP15888691A JPH0513359A JP H0513359 A JPH0513359 A JP H0513359A JP 15888691 A JP15888691 A JP 15888691A JP 15888691 A JP15888691 A JP 15888691A JP H0513359 A JPH0513359 A JP H0513359A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に、メタルソース
・ドレインを有するＭＩＳ型電界効果トランジスタ（以
下、ＭＩＳＦＥＴと云う。）の形成方法に関し、ソース
・ドレインと金属配線とのコンタクト抵抗が少なく、ま
た、抵抗値のばらつきの少ないメタルソース・ドレイン
を有するＭＩＳＦＥＴの形成方法を提供することを目的
とする。 【構成】 メタルソース・ドレインを有するＭＩＳ型電
界効果トランジスタを形成する半導体装置の製造方法に
おいて、ソース・ドレインのコンタクトホール13を開口
した後、コンタクトホール13内に露出するメタルシリサ
イド層11をエッチング除去し、次いで、メタルシリサイ
ド層11が除去されて露出したシリコン層１の表層をシリ
サイド化するように構成する。
・ドレインを有するＭＩＳ型電界効果トランジスタ（以
下、ＭＩＳＦＥＴと云う。）の形成方法に関し、ソース
・ドレインと金属配線とのコンタクト抵抗が少なく、ま
た、抵抗値のばらつきの少ないメタルソース・ドレイン
を有するＭＩＳＦＥＴの形成方法を提供することを目的
とする。 【構成】 メタルソース・ドレインを有するＭＩＳ型電
界効果トランジスタを形成する半導体装置の製造方法に
おいて、ソース・ドレインのコンタクトホール13を開口
した後、コンタクトホール13内に露出するメタルシリサ
イド層11をエッチング除去し、次いで、メタルシリサイ
ド層11が除去されて露出したシリコン層１の表層をシリ
サイド化するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、メタルソース・ドレインを有するＭＩＳ型電
界効果トランジスタ（以下、ＭＩＳＦＥＴと云う。）の
形成方法に関する。
法、特に、メタルソース・ドレインを有するＭＩＳ型電
界効果トランジスタ（以下、ＭＩＳＦＥＴと云う。）の
形成方法に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの動作速度を高めるには、
ＭＩＳＦＥＴのソース・ドレインと金属配線とのコンタ
クト抵抗を極力減少させる必要がある。この要望に応え
て開発されたのがメタルソース・ドレインを有するＭＩ
ＳＦＥＴである。
ＭＩＳＦＥＴのソース・ドレインと金属配線とのコンタ
クト抵抗を極力減少させる必要がある。この要望に応え
て開発されたのがメタルソース・ドレインを有するＭＩ
ＳＦＥＴである。
【０００３】メタルソース・ドレインを有するＭＩＳＦ
ＥＴとは、ソース・ドレインの表層をメタルシリサイド
化し、このメタルシリサイドを介してソース・ドレイン
と金属配線とを接続してコンタクト抵抗を減少させ更
に、ソース・ドレイン表面抵抗を減少させたＭＩＳＦＥ
Ｔである。
ＥＴとは、ソース・ドレインの表層をメタルシリサイド
化し、このメタルシリサイドを介してソース・ドレイン
と金属配線とを接続してコンタクト抵抗を減少させ更
に、ソース・ドレイン表面抵抗を減少させたＭＩＳＦＥ
Ｔである。
【０００４】図２と図３とを参照して従来技術に係るメ
タルソース・ドレインを有するＭＩＳＦＥＴの形成方法
について説明する。図２（ａ）に示すように、周知の方
法を使用してＬＯＣＯＳフィールド酸化膜２とチャネル
防止層３とをもって素子分離された例えばｐ型シリコン
基板１の素子形成領域の表面を酸化して二酸化シリコン
絶縁膜４を形成し、その上に多結晶シリコンよりなるゲ
ート電極５と二酸化シリコン膜６との積層体を形成す
る。次いで、ｎ型不純物を低濃度にイオン注入して低不
純物濃度領域７を形成する。
タルソース・ドレインを有するＭＩＳＦＥＴの形成方法
について説明する。図２（ａ）に示すように、周知の方
法を使用してＬＯＣＯＳフィールド酸化膜２とチャネル
防止層３とをもって素子分離された例えばｐ型シリコン
基板１の素子形成領域の表面を酸化して二酸化シリコン
絶縁膜４を形成し、その上に多結晶シリコンよりなるゲ
ート電極５と二酸化シリコン膜６との積層体を形成す
る。次いで、ｎ型不純物を低濃度にイオン注入して低不
純物濃度領域７を形成する。
【０００５】全面に二酸化シリコン膜を堆積し、異方性
ドライエッチングをなして、図２（ｂ）に示すように、
ソース・ドレイン形成領域から二酸化シリコン絶縁膜４
を除去するとゝもに、ゲート電極５の側壁に二酸化シリ
コン膜８を残留し、次いで、ｎ型不純物をイオン注入し
てソース・ドレイン９を形成する。
ドライエッチングをなして、図２（ｂ）に示すように、
ソース・ドレイン形成領域から二酸化シリコン絶縁膜４
を除去するとゝもに、ゲート電極５の側壁に二酸化シリ
コン膜８を残留し、次いで、ｎ型不純物をイオン注入し
てソース・ドレイン９を形成する。
【０００６】図２（ｃ）に示すように、スパッタ法を使
用してチタン、モリブデン、タングステン、タンタル等
の高融点金属膜10を５〜６００Å厚に形成する。８００
℃程度の温度に加熱して熱処理を施すと、高融点金属は
シリコンと固相反応して、図２（ｄ）に示すように、ソ
ース・ドレイン９の表層にメタルシリサイド層11が形成
される。アンモニアと過酸化水素水との混合液等を使用
してシリサイド化されていない領域の高融点金属膜10を
エッチング除去する。
用してチタン、モリブデン、タングステン、タンタル等
の高融点金属膜10を５〜６００Å厚に形成する。８００
℃程度の温度に加熱して熱処理を施すと、高融点金属は
シリコンと固相反応して、図２（ｄ）に示すように、ソ
ース・ドレイン９の表層にメタルシリサイド層11が形成
される。アンモニアと過酸化水素水との混合液等を使用
してシリサイド化されていない領域の高融点金属膜10を
エッチング除去する。
【０００７】図３（ｅ）に示すように、ＣＶＤ法を使用
してＰＳＧ膜等の絶縁膜12を形成し、次いで、図示しな
いが、フォトリソグラフィー法を使用してコンタクトホ
ール形成領域に開口を有するレジスト膜を形成し、この
レジスト膜をマスクにして４フッ化炭素（ＣＦ4 ）とフ
ルオロホルム（ＣＨＦ3 ）との混合ガスを使用して反応
性イオンエッチングをなし、絶縁膜12にコンタクトホー
ル13を形成する。
してＰＳＧ膜等の絶縁膜12を形成し、次いで、図示しな
いが、フォトリソグラフィー法を使用してコンタクトホ
ール形成領域に開口を有するレジスト膜を形成し、この
レジスト膜をマスクにして４フッ化炭素（ＣＦ4 ）とフ
ルオロホルム（ＣＨＦ3 ）との混合ガスを使用して反応
性イオンエッチングをなし、絶縁膜12にコンタクトホー
ル13を形成する。
【０００８】図３（ｆ）に示すように、スパッタ法を使
用してアルミニウム膜を形成し、これをパターニングし
てアルミニウム配線14を形成する。
用してアルミニウム膜を形成し、これをパターニングし
てアルミニウム配線14を形成する。
【０００９】
【発明が解決しようとする課題】コンタクトホールが微
細化すると、コンタクトホールの形成にウェットエッチ
ングに代表される等方性エッチング法を使用するのは不
適当であり、一般に異方性形状が得られるドライエッチ
ング法が使用される。
細化すると、コンタクトホールの形成にウェットエッチ
ングに代表される等方性エッチング法を使用するのは不
適当であり、一般に異方性形状が得られるドライエッチ
ング法が使用される。
【００１０】ドライエッチングの場合には、被エッチン
グ膜とストッパとなる膜との間の選択比をウェットエッ
チングの場合に得られるような高い値にすることは期待
できない。コンタクトホール13が形成されるＰＳＧ等の
絶縁膜12とメタルシリサイド層11との間の選択比を十分
大きくすることができないと、コンタクトホール形成時
にメタルシリサイド層11の表面が劣化したり、あるい
は、メタルシリサイド層11がエッチングされることがあ
り、それによって金属配線とのコンタクト抵抗が期待し
たように減少しないことがある。さらには、コンタクト
ホール13が形成される絶縁膜12の膜厚やコンタクトホー
ル13形成時のドライエッチングのエッチングレートがウ
ェーハ面内において不均一である場合には、メタルシリ
サイド層11の劣化状態が面内において不均一となり、抵
抗値のばらつきが発生する原因となる。
グ膜とストッパとなる膜との間の選択比をウェットエッ
チングの場合に得られるような高い値にすることは期待
できない。コンタクトホール13が形成されるＰＳＧ等の
絶縁膜12とメタルシリサイド層11との間の選択比を十分
大きくすることができないと、コンタクトホール形成時
にメタルシリサイド層11の表面が劣化したり、あるい
は、メタルシリサイド層11がエッチングされることがあ
り、それによって金属配線とのコンタクト抵抗が期待し
たように減少しないことがある。さらには、コンタクト
ホール13が形成される絶縁膜12の膜厚やコンタクトホー
ル13形成時のドライエッチングのエッチングレートがウ
ェーハ面内において不均一である場合には、メタルシリ
サイド層11の劣化状態が面内において不均一となり、抵
抗値のばらつきが発生する原因となる。
【００１１】また、ドライエッチング処理においては、
ストッパ膜となるメタルシリサイド層11にイオン打ち込
みによるダメージ層が形成されるので、コンタクト抵抗
を安定化するためにはこのダメージ層を除去することが
望まれる。しかし、ソース・ドレイン上に形成されるメ
タルシリサイド層11は極めて薄く、僅か５〜６００Å程
度であるので、このメタルシリサイド層11からダメージ
層を除去して再現性よく一定の厚さのメタルシリサイド
層を残留させることは困難であり、この問題はコンタク
ト抵抗のばらつきを増大する要因となる。
ストッパ膜となるメタルシリサイド層11にイオン打ち込
みによるダメージ層が形成されるので、コンタクト抵抗
を安定化するためにはこのダメージ層を除去することが
望まれる。しかし、ソース・ドレイン上に形成されるメ
タルシリサイド層11は極めて薄く、僅か５〜６００Å程
度であるので、このメタルシリサイド層11からダメージ
層を除去して再現性よく一定の厚さのメタルシリサイド
層を残留させることは困難であり、この問題はコンタク
ト抵抗のばらつきを増大する要因となる。
【００１２】本発明の目的は、これらの欠点を解消する
ことにあり、ソース・ドレインと金属配線とのコンタク
ト抵抗が少なく、また、抵抗値のばらつきの少ないメタ
ルソース・ドレインを有するＭＩＳＦＥＴの形成方法を
提供することにある。
ことにあり、ソース・ドレインと金属配線とのコンタク
ト抵抗が少なく、また、抵抗値のばらつきの少ないメタ
ルソース・ドレインを有するＭＩＳＦＥＴの形成方法を
提供することにある。
【００１３】
【課題を解決するための手段】上記の目的は、メタルソ
ース・ドレインを有するＭＩＳ型電界効果トランジスタ
を形成する半導体装置の製造方法において、ソース・ド
レインのコンタクトホール（13）を開口した後、このコ
ンタクトホール（13）内に露出するメタルシリサイド層
（11）をエッチング除去する工程と、前記のメタルシリ
サイド層（11）が除去されて露出したシリコン層（１）
の表層をシリサイド化する工程とを有する半導体装置の
製造方法によって達成される。なお、前記のメタルシリ
サイド層（11）をエッチング除去する方法としては、主
として塩素ラジカルを含むガスを接触させてなすドライ
エッチング法が好適である。
ース・ドレインを有するＭＩＳ型電界効果トランジスタ
を形成する半導体装置の製造方法において、ソース・ド
レインのコンタクトホール（13）を開口した後、このコ
ンタクトホール（13）内に露出するメタルシリサイド層
（11）をエッチング除去する工程と、前記のメタルシリ
サイド層（11）が除去されて露出したシリコン層（１）
の表層をシリサイド化する工程とを有する半導体装置の
製造方法によって達成される。なお、前記のメタルシリ
サイド層（11）をエッチング除去する方法としては、主
として塩素ラジカルを含むガスを接触させてなすドライ
エッチング法が好適である。
【００１４】
【作用】コンタクトホール13の形成時にダメージを受け
たメタルシリサイド層11を、主として塩素ラジカルを含
むガスを接触させてシリコン基板１にダメージを与える
ことなくエッチング除去し、次に、新たにコンタクトホ
ール13に露出するシリコン基板１上にメタルシリサイド
層16を形成するので、メタルシリサイド層16の膜厚は均
一になり、また、ダメージ層も形成されないため、金属
配線とのコンタクト抵抗は減少し、抵抗のばらつきも少
なくなる。
たメタルシリサイド層11を、主として塩素ラジカルを含
むガスを接触させてシリコン基板１にダメージを与える
ことなくエッチング除去し、次に、新たにコンタクトホ
ール13に露出するシリコン基板１上にメタルシリサイド
層16を形成するので、メタルシリサイド層16の膜厚は均
一になり、また、ダメージ層も形成されないため、金属
配線とのコンタクト抵抗は減少し、抵抗のばらつきも少
なくなる。
【００１５】なお、主として塩素ラジカルを含むガスを
接触させてエッチングする装置としては、例えば塩素ガ
スを使用するダウンフロープラズマエッチング装置があ
る。この装置は、塩素プラズマを発生させ、その塩素プ
ラズマ中のイオンをグリッド電極を使用して除去して塩
素ラジカルのみを被エッチング物上に降下させてエッチ
ングするものである。このエッチング方法は等方性エッ
チングであり、また、エッチング速度が遅いので、加工
工程においては通常使用されず、主としてウェーハ表面
に付着している重金属の除去等に使用されているが、コ
ンタクトホール13に露出する薄いメタルシリサイド層11
を除去するのには有効なエッチング方法であることを本
出願の発明者は見出した。その根拠は、この方法はメタ
ルシリサイド層11の下層にあるシリコン基板１にダメー
ジを与えることなくメタルシリサイド層11を除去するこ
とができ、また、等方性エッチングであっても薄いメタ
ルシリサイド層11を除去するには何等問題ないからであ
る。
接触させてエッチングする装置としては、例えば塩素ガ
スを使用するダウンフロープラズマエッチング装置があ
る。この装置は、塩素プラズマを発生させ、その塩素プ
ラズマ中のイオンをグリッド電極を使用して除去して塩
素ラジカルのみを被エッチング物上に降下させてエッチ
ングするものである。このエッチング方法は等方性エッ
チングであり、また、エッチング速度が遅いので、加工
工程においては通常使用されず、主としてウェーハ表面
に付着している重金属の除去等に使用されているが、コ
ンタクトホール13に露出する薄いメタルシリサイド層11
を除去するのには有効なエッチング方法であることを本
出願の発明者は見出した。その根拠は、この方法はメタ
ルシリサイド層11の下層にあるシリコン基板１にダメー
ジを与えることなくメタルシリサイド層11を除去するこ
とができ、また、等方性エッチングであっても薄いメタ
ルシリサイド層11を除去するには何等問題ないからであ
る。
【００１６】
【実施例】以下、図面を参照して、本発明の一実施例に
係るメタルソース・ドレインを有するＭＩＳＦＥＴの形
成方法について説明する。
係るメタルソース・ドレインを有するＭＩＳＦＥＴの形
成方法について説明する。
【００１７】図２の（ａ）〜（ｄ）と図３の（ｅ）とに
示す従来技術と同一の工程をもって、ソース・ドレイン
９の表層に高融点金属シリサイド層、例えばチタンシリ
サイド層11を形成し、さらにＰＳＧ等の絶縁膜12を形成
してそれにコンタクトホール13を形成する。
示す従来技術と同一の工程をもって、ソース・ドレイン
９の表層に高融点金属シリサイド層、例えばチタンシリ
サイド層11を形成し、さらにＰＳＧ等の絶縁膜12を形成
してそれにコンタクトホール13を形成する。
【００１８】例えば、塩素ガスを使用するダウンフロー
プラズマエッチング装置を使用してエッチングをなし、
図１（ａ）に示すように、コンタクトホール13に露出す
るチタンシリサイド層11を除去する。
プラズマエッチング装置を使用してエッチングをなし、
図１（ａ）に示すように、コンタクトホール13に露出す
るチタンシリサイド層11を除去する。
【００１９】図１（ｂ）に示すように、スパッタ法を使
用して高融点金属、例えばチタン膜15を５〜６００Å厚
に形成する。８００℃程度の温度に加熱して熱処理を施
し、図１（ｃ）に示すように、コンタクトホール13に露
出するソース・ドレイン９の表層にチタンシリサイド層
16を形成し、アンモニアと過酸化水素水との混合液を使
用してシリサイド化されていないチタン膜15をエッチン
グ除去する。
用して高融点金属、例えばチタン膜15を５〜６００Å厚
に形成する。８００℃程度の温度に加熱して熱処理を施
し、図１（ｃ）に示すように、コンタクトホール13に露
出するソース・ドレイン９の表層にチタンシリサイド層
16を形成し、アンモニアと過酸化水素水との混合液を使
用してシリサイド化されていないチタン膜15をエッチン
グ除去する。
【００２０】図１（ｄ）に示すように、スパッタ法を使
用してアルミニウム膜を形成し、これをパターニングし
て配線14を形成する。
用してアルミニウム膜を形成し、これをパターニングし
て配線14を形成する。
【００２１】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、ソース・ドレイン上に形
成されている絶縁膜にコンタクトホールをエッチング加
工するときにダメージ層の形成されたメタルシリサイド
層を、シリコン基板にダメージを与えることなく一旦除
去し、そこに新たにメタルシリサイド層を形成するの
で、金属配線と接触する領域のメタルシリサイド層の膜
厚は均一となり、また、ダメージ層も存在しないので、
金属配線とのコンタクト抵抗は減少し、抵抗のばらつき
も少なくなる。
体装置の製造方法においては、ソース・ドレイン上に形
成されている絶縁膜にコンタクトホールをエッチング加
工するときにダメージ層の形成されたメタルシリサイド
層を、シリコン基板にダメージを与えることなく一旦除
去し、そこに新たにメタルシリサイド層を形成するの
で、金属配線と接触する領域のメタルシリサイド層の膜
厚は均一となり、また、ダメージ層も存在しないので、
金属配線とのコンタクト抵抗は減少し、抵抗のばらつき
も少なくなる。
【００２２】ＭＩＳＦＥＴのソース・ドレインの接合深
さは今後益々薄くなり、それにつれてメタルシリサイド
層の厚さも薄くなる傾向にあるので、本発明の及ぼす効
果は今後益々大きくなる。
さは今後益々薄くなり、それにつれてメタルシリサイド
層の厚さも薄くなる傾向にあるので、本発明の及ぼす効
果は今後益々大きくなる。
【図１】本発明に係るメタルソース・ドレインを有する
ＭＩＳＦＥＴの形成工程図である。
ＭＩＳＦＥＴの形成工程図である。
【図２】従来技術に係るメタルソース・ドレインを有す
るＭＩＳＦＥＴの形成工程図（その１）である。
るＭＩＳＦＥＴの形成工程図（その１）である。
【図３】従来技術に係るメタルソース・ドレインを有す
るＭＩＳＦＥＴの形成工程図（その２）である。
るＭＩＳＦＥＴの形成工程図（その２）である。
１ シリコン基板
５ ゲート電極
９ ソース・ドレイン
10、15 高融点金属膜（チタン膜）
11、16 メタルシリサイド層（チタンシリサイド層）
12 絶縁膜
13 コンタクトホール
14 金属配線
Claims (2)
- 【請求項１】 メタルソース・ドレインを有するＭＩＳ
型電界効果トランジスタを形成する半導体装置の製造方
法において、 ソース・ドレインのコンタクトホール（13）を開口した
後、該コンタクトホール（13）内に露出するメタルシリ
サイド層（11）をエッチング除去する工程と、 前記メタルシリサイド層（11）が除去されて露出したシ
リコン層（１）の表層をシリサイド化する工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記メタルシリサイド層（11）をエッチ
ング除去する方法は、主として塩素ラジカルを含むガス
を接触させてなすドライエッチング法であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15888691A JPH0513359A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15888691A JPH0513359A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513359A true JPH0513359A (ja) | 1993-01-22 |
Family
ID=15681536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15888691A Withdrawn JPH0513359A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908793B2 (en) | 2000-11-22 | 2005-06-21 | The Johns Hopkins University | Method for fabricating a semiconductor device |
-
1991
- 1991-06-28 JP JP15888691A patent/JPH0513359A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908793B2 (en) | 2000-11-22 | 2005-06-21 | The Johns Hopkins University | Method for fabricating a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |