JPH10125623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10125623A JPH10125623A JP8297516A JP29751696A JPH10125623A JP H10125623 A JPH10125623 A JP H10125623A JP 8297516 A JP8297516 A JP 8297516A JP 29751696 A JP29751696 A JP 29751696A JP H10125623 A JPH10125623 A JP H10125623A
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- forming
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 チタンサリサイド法によるソース／ドレイ
ン、ゲート電極形成において、線幅の狭いチタンシリサ
イド電極の高抵抗化を防止する。 【解決手段】 ゲート絶縁膜１４１上にゲート電極１４
と、前記ゲート電極１４の側面に形成された側壁酸化膜
１５とが形成された半導体基板１１上にチタン膜１６を
形成する第一の工程と、前記チタン膜１６上に窒化膜１
７を形成する第二の工程と、前記半導体基板１１に急速
加熱処理を施し、前記チタン膜１６と、ゲート電極１４
上面部の多結晶シリコン、及びソース／ドレイン領域１
８の半導体基板１１のシリコンを反応させて、チタンシ
リサイド膜１０を形成する第三の工程と、前記ソース／
ドレイン領域１８に形成されたチタンシリサイド膜１０
の下の半導体基板１１に拡散層１０１を形成する第四の
工程とを有する。
ン、ゲート電極形成において、線幅の狭いチタンシリサ
イド電極の高抵抗化を防止する。 【解決手段】 ゲート絶縁膜１４１上にゲート電極１４
と、前記ゲート電極１４の側面に形成された側壁酸化膜
１５とが形成された半導体基板１１上にチタン膜１６を
形成する第一の工程と、前記チタン膜１６上に窒化膜１
７を形成する第二の工程と、前記半導体基板１１に急速
加熱処理を施し、前記チタン膜１６と、ゲート電極１４
上面部の多結晶シリコン、及びソース／ドレイン領域１
８の半導体基板１１のシリコンを反応させて、チタンシ
リサイド膜１０を形成する第三の工程と、前記ソース／
ドレイン領域１８に形成されたチタンシリサイド膜１０
の下の半導体基板１１に拡散層１０１を形成する第四の
工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特に、ソース／ドレイン、ゲート電極上に
チタンシリサイド膜が形成されてなる半導体装置の製造
方法に関わる。
法に関わり、特に、ソース／ドレイン、ゲート電極上に
チタンシリサイド膜が形成されてなる半導体装置の製造
方法に関わる。
【０００２】
【従来の技術】ＭＯＳ型半導体集積回路装置では、ソー
ス／ドレイン領域およびゲート電極と配線間の高抵抗化
を防ぐため、ソース／ドレイン領域およびゲート電極上
に、選択的に低抵抗のシリサイド電極を形成する、いわ
ゆるサリサイド法が用いられるようとしている。シリサ
イド形成に用いられる金属として、従来よりチタンが一
般的である。
ス／ドレイン領域およびゲート電極と配線間の高抵抗化
を防ぐため、ソース／ドレイン領域およびゲート電極上
に、選択的に低抵抗のシリサイド電極を形成する、いわ
ゆるサリサイド法が用いられるようとしている。シリサ
イド形成に用いられる金属として、従来よりチタンが一
般的である。
【０００３】以下、図３を用いて、チタンを用いた従来
のチタンサリサイド法について説明する。図３（ａ）に
示すように、シリコン基板２１上に素子分離のためのシ
リコン酸化膜２２を形成し、素子形成領域２３上にゲー
ト酸化膜２４１を形成し、その上に多結晶シリコンのゲ
ート２４、ゲート酸化膜２４１およびシリコン酸化膜の
サイドウォール２５を形成する。然る後、前記シリコン
基板２１上の全面にスパッタ法によりチタン膜２６を形
成する。
のチタンサリサイド法について説明する。図３（ａ）に
示すように、シリコン基板２１上に素子分離のためのシ
リコン酸化膜２２を形成し、素子形成領域２３上にゲー
ト酸化膜２４１を形成し、その上に多結晶シリコンのゲ
ート２４、ゲート酸化膜２４１およびシリコン酸化膜の
サイドウォール２５を形成する。然る後、前記シリコン
基板２１上の全面にスパッタ法によりチタン膜２６を形
成する。
【０００４】次いで、図３（ｂ）に示すように、例えば
８５０℃・１０秒の急速加熱を行い、ソース／ドレイン
領域２８およびゲート２４上のみチタンシリサイド２０
を形成する。
８５０℃・１０秒の急速加熱を行い、ソース／ドレイン
領域２８およびゲート２４上のみチタンシリサイド２０
を形成する。
【０００５】次に、図３（ｃ）に示すように、例えばＮ
Ｈ4 ＯＨ＋Ｈ2 Ｏ2 薬液によるウェットエッチングを行
い、急速加熱後も未反応であったチタン膜２６を除去し
てソース／ドレイン領域２８上およびゲート２４上にチ
タンシリサイド電極２０を形成する。
Ｈ4 ＯＨ＋Ｈ2 Ｏ2 薬液によるウェットエッチングを行
い、急速加熱後も未反応であったチタン膜２６を除去し
てソース／ドレイン領域２８上およびゲート２４上にチ
タンシリサイド電極２０を形成する。
【０００６】
【発明が解決しようとする課題】前述したチタンサリサ
イド法には、サリサイド幅が寸法が１．０μｍ以下の領
域では、急速加熱後に形成されるチタンシリサイドの抵
抗が高くなるという問題があった。
イド法には、サリサイド幅が寸法が１．０μｍ以下の領
域では、急速加熱後に形成されるチタンシリサイドの抵
抗が高くなるという問題があった。
【０００７】これは、チタンシリサイドには低抵抗の構
造と高抵抗の構造の２種類の構造があり、熱処理時間に
比例して低抵抗構造への遷移が進むが、寸法の微細化に
伴い、低抵抗構造への遷移が発生しにくくなるためであ
る。この問題は、急速加熱時に、チタン膜に圧縮応力を
加えれば改善が可能であることが既に分かっている。
造と高抵抗の構造の２種類の構造があり、熱処理時間に
比例して低抵抗構造への遷移が進むが、寸法の微細化に
伴い、低抵抗構造への遷移が発生しにくくなるためであ
る。この問題は、急速加熱時に、チタン膜に圧縮応力を
加えれば改善が可能であることが既に分かっている。
【０００８】本発明は前述の問題点にかんがみ、チタン
シリサイド形成時にチタン膜に圧縮応力をかけること
で、チタンシリサイド電極を低抵抗化することを目的と
する。
シリサイド形成時にチタン膜に圧縮応力をかけること
で、チタンシリサイド電極を低抵抗化することを目的と
する。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲ
ート電極の側面に形成された側壁酸化膜とを備える半導
体装置の製造方法において、前記半導体基板上にチタン
膜を形成する第一の工程と、前記チタン膜上に窒化膜を
形成する第二の工程と、前記第二の工程後、前記半導体
基板に急速加熱処理を施し、前記ゲート電極上及び前記
ゲート電極の両脇近傍の前記半導体基板上にチタンシリ
サイド膜を形成する第三の工程と、前記ゲート電極の両
脇近傍に形成された前記チタンシリサイド膜の下の半導
体基板に拡散層を形成する第四の工程とを有することを
特徴としている。
造方法は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲ
ート電極の側面に形成された側壁酸化膜とを備える半導
体装置の製造方法において、前記半導体基板上にチタン
膜を形成する第一の工程と、前記チタン膜上に窒化膜を
形成する第二の工程と、前記第二の工程後、前記半導体
基板に急速加熱処理を施し、前記ゲート電極上及び前記
ゲート電極の両脇近傍の前記半導体基板上にチタンシリ
サイド膜を形成する第三の工程と、前記ゲート電極の両
脇近傍に形成された前記チタンシリサイド膜の下の半導
体基板に拡散層を形成する第四の工程とを有することを
特徴としている。
【００１０】また、本発明の他の特徴とするところは、
半導体基板上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成されたゲート電極と、前記ゲート電極側
面に形成された側壁酸化膜と、拡散層とを備える半導体
装置の製造方法において、前記半導体基板上にチタン膜
を形成する第一の工程と、前記チタン膜上に窒化膜を形
成する第二の工程と、前記第二の工程後、前記半導体基
板に急速加熱処理を施し、前記ゲート電極上及び前記拡
散層上にチタンシリサイド膜を形成する第三の工程とを
有することを特徴としている。
半導体基板上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成されたゲート電極と、前記ゲート電極側
面に形成された側壁酸化膜と、拡散層とを備える半導体
装置の製造方法において、前記半導体基板上にチタン膜
を形成する第一の工程と、前記チタン膜上に窒化膜を形
成する第二の工程と、前記第二の工程後、前記半導体基
板に急速加熱処理を施し、前記ゲート電極上及び前記拡
散層上にチタンシリサイド膜を形成する第三の工程とを
有することを特徴としている。
【００１１】また、本発明のその他の特徴とするところ
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記第三の工程において、前記半
導体基板に、昇温速度１００〜６００℃の急速加熱処理
を施すことを特徴としている。
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記第三の工程において、前記半
導体基板に、昇温速度１００〜６００℃の急速加熱処理
を施すことを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記第三の工程において、前記半
導体基板に、６５０〜９００℃の範囲のうちのいずれか
の温度で、急速加熱処理を施すことを特徴としている。
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記第三の工程において、前記半
導体基板に、６５０〜９００℃の範囲のうちのいずれか
の温度で、急速加熱処理を施すことを特徴としている。
【００１３】また、本発明のその他の特徴とするところ
は、請求項４に記載の半導体装置の製造方法において、
前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施すことを特徴としてい
る。
は、請求項４に記載の半導体装置の製造方法において、
前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施すことを特徴としてい
る。
【００１４】また、本発明のその他の特徴とするところ
は、請求項５に記載の半導体装置の製造方法において、
前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施した後、６５０℃、３０
分の加熱を行うことを特徴としている。
は、請求項５に記載の半導体装置の製造方法において、
前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施した後、６５０℃、３０
分の加熱を行うことを特徴としている。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１及び２を参照して説明する。図１及び図２は、本
発明の実施の形態を表す半導体装置の製造工程順断面図
である。
て図１及び２を参照して説明する。図１及び図２は、本
発明の実施の形態を表す半導体装置の製造工程順断面図
である。
【００１６】まず、図１（ａ）に示すように、シリコン
基板１１に素子分離用の熱酸化膜１２を形成し、素子形
成領域１３上にゲート酸化膜１４１を形成する。次に、
前記酸化膜１４１上に多結晶シリコンのゲート１４を形
成する。その後、図１（ｂ）に示すように、ゲート１４
の側面に公知の方法でサイドウォール酸化膜１５を形成
する。
基板１１に素子分離用の熱酸化膜１２を形成し、素子形
成領域１３上にゲート酸化膜１４１を形成する。次に、
前記酸化膜１４１上に多結晶シリコンのゲート１４を形
成する。その後、図１（ｂ）に示すように、ゲート１４
の側面に公知の方法でサイドウォール酸化膜１５を形成
する。
【００１７】次に、図１（ｃ）に示すように、公知のス
パッタ法によりチタン膜１６をシリコン基板１１の全面
に、膜厚３０ｎｍで形成する。次いで、図１（ｄ）に示
すように、公知の化学的気相成長法でシリコン窒化膜１
７をシリコン基板１１の全面に膜厚４０ｎｍで形成す
る。
パッタ法によりチタン膜１６をシリコン基板１１の全面
に、膜厚３０ｎｍで形成する。次いで、図１（ｄ）に示
すように、公知の化学的気相成長法でシリコン窒化膜１
７をシリコン基板１１の全面に膜厚４０ｎｍで形成す
る。
【００１８】その後、図２（ａ）に示すように、昇温速
度１００〜６００℃で、８５０℃・１０秒の急速加熱を
行い、ゲート１４上およびソースドレイン領域１８上、
すなわち、チタンとシリコンとが直に接触する部分で選
択的にチタンシリサイド膜１０を形成する。
度１００〜６００℃で、８５０℃・１０秒の急速加熱を
行い、ゲート１４上およびソースドレイン領域１８上、
すなわち、チタンとシリコンとが直に接触する部分で選
択的にチタンシリサイド膜１０を形成する。
【００１９】このとき、素子分離酸化膜１２およびサイ
ドウォール酸化膜１５上においてはチタンとシリコン酸
化膜とが接触しており、チタンは未反応である。この図
２（ａ）における急速加熱により、シリコン窒化膜１７
からチタン膜１６に圧縮応力がかかるので、チタンシリ
サイド膜１０の低抵抗構造への遷移が促進される。
ドウォール酸化膜１５上においてはチタンとシリコン酸
化膜とが接触しており、チタンは未反応である。この図
２（ａ）における急速加熱により、シリコン窒化膜１７
からチタン膜１６に圧縮応力がかかるので、チタンシリ
サイド膜１０の低抵抗構造への遷移が促進される。
【００２０】次に、図２（ｂ）に示すように、シリコン
窒化膜１７を除去した後、図２（ｃ）に示すように、チ
タン膜１６のみをウェットエッチングにより除去するこ
とにより、チタンシリサイド膜（電極）１０を形成す
る。次に、図２（ｃ）に示すように、チタンサリサイド
膜（電極）１０の下に、拡散層１０１をイオン注入によ
り形成する。
窒化膜１７を除去した後、図２（ｃ）に示すように、チ
タン膜１６のみをウェットエッチングにより除去するこ
とにより、チタンシリサイド膜（電極）１０を形成す
る。次に、図２（ｃ）に示すように、チタンサリサイド
膜（電極）１０の下に、拡散層１０１をイオン注入によ
り形成する。
【００２１】次に、図２（ｄ）に示すように、公知のイ
オン注入法により拡散領域１０１を形成する。なお、前
記の例では急速加熱を８５０℃・１０秒としたが、温度
条件は６５０℃〜９００℃の範囲で任意に選択すること
が可能である。また、熱処理時間も数秒から３０分程度
まで選択することが出来る。
オン注入法により拡散領域１０１を形成する。なお、前
記の例では急速加熱を８５０℃・１０秒としたが、温度
条件は６５０℃〜９００℃の範囲で任意に選択すること
が可能である。また、熱処理時間も数秒から３０分程度
まで選択することが出来る。
【００２２】また、急速加熱を１段階で行うのではな
く、６５０℃・３０分の加熱を行い、引き続き８５０℃
・１０秒の加熱を行う、といった２段階の熱処理に変更
することも可能である。
く、６５０℃・３０分の加熱を行い、引き続き８５０℃
・１０秒の加熱を行う、といった２段階の熱処理に変更
することも可能である。
【００２３】また、前記の例ではチタンシリサイドを形
成する以前にソース／ドレイン領域に拡散層を形成する
ための工程を入れていないが、あらかじめソース／ドレ
イン領域にイオン注入を行い拡散層を形成した後、チタ
ンシリサイドを形成することも可能である。また、ゲー
ト側面のサイドウォールを酸化膜により形成している
が、シリコン窒化膜などを用いることも可能である。
成する以前にソース／ドレイン領域に拡散層を形成する
ための工程を入れていないが、あらかじめソース／ドレ
イン領域にイオン注入を行い拡散層を形成した後、チタ
ンシリサイドを形成することも可能である。また、ゲー
ト側面のサイドウォールを酸化膜により形成している
が、シリコン窒化膜などを用いることも可能である。
【００２４】
【発明の効果】本発明は前述したように、本発明によれ
ば、シリサイド電極を形成する時に、チタン膜に圧縮応
力をかけるので、素子の微細化が進行して、サリサイド
電極寸法が狭い場合でも、低抵抗のソース／ドレイン、
ゲート電極を形成することが可能になる。
ば、シリサイド電極を形成する時に、チタン膜に圧縮応
力をかけるので、素子の微細化が進行して、サリサイド
電極寸法が狭い場合でも、低抵抗のソース／ドレイン、
ゲート電極を形成することが可能になる。
【図１】本発明の実施の形態における半導体装置の工程
順断面図である。
順断面図である。
【図２】本発明の実施の形態における半導体装置の工程
順断面図である。
順断面図である。
【図３】従来のチタンサリサイド法における半導体装置
の工程順断面図である。
の工程順断面図である。
１０ チタンシリサイド膜 １１ シリコン基板 １４１ ゲート酸化膜 １４ ゲート １５ ゲート側壁の絶縁性サイドウォール １６ チタン膜 １７ シリコン窒化膜 １８ ソース／ドレイン領域
Claims (6)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極と、前
記ゲート電極の側面に形成された側壁酸化膜とを備える
半導体装置の製造方法において、 前記半導体基板上にチタン膜を形成する第一の工程と、 前記チタン膜上に窒化膜を形成する第二の工程と、 前記第二の工程後、前記半導体基板に急速加熱処理を施
し、前記ゲート電極上及び前記ゲート電極の両脇近傍の
前記半導体基板上にチタンシリサイド膜を形成する第三
の工程と、 前記ゲート電極の両脇近傍に形成された前記チタンシリ
サイド膜の下の半導体基板に拡散層を形成する第四の工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極と、前
記ゲート電極側面に形成された側壁酸化膜と、拡散層と
を備える半導体装置の製造方法において、 前記半導体基板上にチタン膜を形成する第一の工程と、 前記チタン膜上に窒化膜を形成する第二の工程と、 前記第二の工程後、前記半導体基板に急速加熱処理を施
し、前記ゲート電極上及び前記拡散層上にチタンシリサ
イド膜を形成する第三の工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 請求項１または２の何れか１項に記載の
半導体装置の製造方法において、 前記第三の工程において、前記半導体基板に、昇温速度
１００〜６００℃の急速加熱処理を施すことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項１または２の何れか１項に記載の
半導体装置の製造方法において、 前記第三の工程において、前記半導体基板に、６５０〜
９００℃の範囲のうちのいずれかの温度で、急速加熱処
理を施すことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施すことを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記第三の工程において、前記半導体基板に、８５０
℃、１０秒の急速加熱処理を施した後、６５０℃、３０
分の加熱処理を行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297516A JPH10125623A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297516A JPH10125623A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125623A true JPH10125623A (ja) | 1998-05-15 |
Family
ID=17847538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8297516A Withdrawn JPH10125623A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125623A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021121A1 (en) * | 1998-10-05 | 2000-04-13 | Seiko Epson Corporation | Semiconductor device and method for producing the same |
| US6284610B1 (en) * | 2000-09-21 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce compressive stress in the silicon substrate during silicidation |
| US6656847B1 (en) * | 1999-11-01 | 2003-12-02 | Taiwan Semiconductor Manufacturing Company | Method for etching silicon nitride selective to titanium silicide |
-
1996
- 1996-10-18 JP JP8297516A patent/JPH10125623A/ja not_active Withdrawn
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